• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권10호
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• pp.5035-5048
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• 2016

Nano scale networks are futuristic networks deemed as enablers for the Internet of Nano Things, Body area nano networks, target tracking, anomaly/ abnormality detection at molecular level and neuronal therapy / drug delivery applications. Molecular communication is considered the most compatible communication technology for nano devices. However, connectivity in such networks is very low due to inter-symbol interference (ISI). Few research papers have addressed the issue of ISI mitigation in molecular communication. However, many of these methods are not adaptive to dynamic environmental conditions. This paper presents an enhancement over original Memory-1 ISI cancellation scheme using maximum likelihood estimation of a channel parameter (λ) to make it adaptable to variable channel conditions. Results of the Monte Carlo simulation show that, the connectivity (P_conn) improves by 28% for given simulation parameters and environmental conditions by using enhanced Memory-1 cancellation method. Moreover, this ISI mitigation method allows reduction in symbol time (Ts) up to 50 seconds i.e. an improvement of 75% is achieved.

• Educational Technology International
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• 제10권2호
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• pp.145-166
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• 2009

The purpose of this study was to investigate why advance organizers (AO) are effective in promoting comprehension and mental model formation in terms of cognitive load. Two experimental groups: a concept-map AO group and a key-word AO group and one control group were used. This study considered cognitive load in view of Baddeley's working memory model: central executive (CE), phonological loop (PL), and visuo-spatial sketch pad (VSSP). The present experiment directly examined cognitive load using dual task methodology. The results were as follows: central executive (CE) suppression task achievement for the concept map AO group was higher than the key word AO group and control group. Comprehension and mental model construction for the concept map AO group were higher than the other groups. These results indicated that the superiority of concept map AO owing to CE load decrement occurred with comprehension and mental model construction in learning. Thus, the available resources produced by CE load reduction may have been invested for comprehension and mental model construction of learning contents.

• 반도체디스플레이기술학회지
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• 제22권3호
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• pp.106-111
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• 2023

The importance of load-to-use latency has been highlighted as state-of-the-art computing cores adopt deep pipelines and high clock frequencies. The cascaded cache was recently proposed to reduce the access cycle of the L1 cache by utilizing differences in latencies among banks of the cache structure. However, this study assumes the cache is comprised of SRAM, making it unsuitable for direct application to non-volatile memory-based systems. This paper proposes a novel mechanism and structure for lowering dynamic energy consumption. It inserts monitoring logic to keep track of swap operations and write counts. If the ratio of swap operations to total write counts surpasses a set threshold, the cache controller skips the swap of cache blocks, which leads to reducing write operations. To validate this approach, experiments are conducted on the non-volatile memory-based cascaded cache. The results show a reduction in write operations by an average of 16.7% with a negligible increase in latencies.

• 한국통신학회논문지
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• 제36권6A호
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• pp.551-557
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• 2011

본 논문에서는 다중 사용자 다중 입출력 (MIMO : multiple input multiple output) 시스템에서 Look-Up Table(LUT)을 이용한 격자 감소(LR : Lattice-Reduction) 기반 전부호화(Precoding) 기법에 대해 연구하였다. LR 기반 벡터분산기 법 (VP : Vector Perturbation)은 송신단에서 채널정보를 완벽히 안다고 가정하였을 때 큰 채널전송 용량(Sum Capacity)를 얻을 수 있으면서 부호화 복잡도 문제도 해결할 수 있다. 이러한 성능 향상에도 불구하고 LLL(Lenstra-Lenstra-Lovasz)알고리즘을 사용한 LR과정은 채널 행렬의 열 벡터 교환과정을 포함한 반복 연산에 의해서 복잡도가 높고 하드웨어 구현이 어려운 점이 있다. 본 논문에서는 VP 기법에 LUT를 이용한 격자감소기법을 적용하고, LUT를 효율적으로 구성하는 방법을 제시한다. 모의실험 결과는 기존에 제안된 LUT 구성 방식에 비하여 적은 메모리 용량으로 유사한 직교손실(Orthogonality Defect)와 비트 오류율(BER : Bit Error Rate)을 보인다.

• 한국ITS학회 논문지
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• 제15권5호
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• pp.125-133
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• 2016

최근 하드웨어와 소프웨어의 발전으로 데이터의 처리 용량과 처리 속도도 급속하게 증가하고 있다. 이로 인한 데이터 사용량은 기하급수적으로 증가하고 있으며, 이미 컴퓨터가 처리해야하는 자료는 초당 5천 트랜잭션을 넘었다. 이처럼 빅데이터가 중요한 이유는 실시간 때문이며, 이는 어떠한 상황에서도 모든 데이터를 분석하여 정확한 데이터를 적시에 얻을 수 있기 때문이다. 또한, 빅데이터를 활용한 스마트 공장을 만들면 개발 및 생산비용, 품질관리 비용 감소효과가 있을 것으로 예상하고 많은 연구가 수행되고 있다. 본 논문에서는 많은 데이터들이 발생하는 반도체 공정에서 고속의 빅데이터 처리를 위한 인-메모리 데이터 그리드를 이용한 시스템을 구현하였으며, 실험을 통해 향상된 성능을 입증하였다. 구현한 시스템은 반도체 뿐 만 아니라 빅데이터를 사용하는 모든 부분에서 응용 가능 할 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.32-38
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• 2009

FFT(Fast Fourier Transform) 프로세서는 OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 사용된다. 근래에는 광대역과 이동성에 대한 요구가 높아짐에 따라 큰 포인트를 가지는 FFT 프로세서의 연구가 필요하다. FFT 포인트 수가 증가할수록 회전인자가 저장된 메모리가 차지하는 면적은 증가한다. 본 논문에서는 Radix-2, $2^2,\;2^3,\;2^4$ 알고리즘의 회전인자 인덱스 생성 방법을 제안한다. 제안한 회전인자 인덱스 생성기(Twiddle Factor Index Generator : TFIG)는 간단하게 카운터와 양수곱셈기로만 구성된다. 각각의 R2SDF(Radix-2 Single-Path Delay Feedback), $R2^2SDF,\;R2^3SDF,\;R2^4SDF$ 1024포인트 FFT 프로세서에 ROM 크기를 1/8N로 줄인 회전인자 계수 생성기(Twiddle Factor Coefficient Generator : TFCG)를 설계하여 제안한 알고리즘을 검증하였다. $R2^4SDF$의 TFCG 경우 면적, 전력에서 각 57.9%, 57.5%정도의 이득을 얻었다.

• 한국정보과학회논문지:데이타베이스
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• 제31권4호
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• pp.384-394
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• 2004

최근 중앙처리장치와 주기억장치간의 병목 현상에 의한 성능 저하를 극복하기 위해 캐시를 고려한 색인 구조들이 제안되었다. 이런 색인 구조들의 궁극적인 목표는 엔트리 크기를 줄여 팬-아웃(fan-out)을 증가시키고, 캐시 접근 실패를 최소화하여 시스템의 성능을 높이는 것이다. 엔트리의 크기를 줄이는 기법에 따라 기존의 색인 구조들을 두 가지로 구분할 수 있다. 하나는 좌표 값을 고정된 비트로 양자화 함으로써, MBR 키를 압축하는 것이다. 또 다른 하나는 MBR들의 각 좌표 값 중에 그들의 부모 MBR과 같지 않은 좌표 값만을 저장하는 것이다. 우선, 본 논문에서는 두 기법의 특성들을 적절히 조합한 새로운 색인 구조를 제안하고, 기존에 제시된 두 접근법을 따르는 주기억장치 상주형 다차원 색인 구조를 다양한 환경에서 성능 평가한다. 또한, 기존의 색인 구조와 비교를 통해 제안하는 색인 구조의 우수성을 보인다.

• 전자공학회논문지
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• 제49권10호
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• pp.111-121
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• 2012

본 연구에서는 $0.5{\mu}m$ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage($V_{th}$) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제32권7호
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• pp.349-358
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• 2005

거짓 공유는 공유 메모리 다중 처리기 시스템에서 여러 처리기들이 일관성 유지의 단위 메모리 영역을 공유함으로 인해 발생하는 현상으로써, 메모리 일관성 유지의 정확성에는 아무런 도움을 주지 못하면서 그 비용만 증가시키는 주요 요인이다. 특히 메모리 일관성 유지의 단위가 커질수록 그 피해가 더 커진다고 할 수 있다. 페이지-기반 분산 공유 메모리 시스템에서 거짓 공유를 줄이기 위해서는 공유 페이지에 할당되는 객체들의 특성을 미리 예측하여 참조 패턴이 상이한 객체들이 하나의 공유 페이지에 섞이는 것을 방지하는 것이 필수적이다. 본 논문에서는 병렬 응용 프로그램의 코드 내에서 공유 메모리 할당자를 호출한 위치를 추적하여 서로 다른 호출지에서 요청된 공유 객체가 같은 공유 페이지에 할당되는 것을 방지하는 호출지-추적 기반 거짓 공유 감소 기법(CSTallocator)을 제시한다. CSTallocator는 서로 다른 코드 위치에서 할당 요청된 공유 객체들은 각각 상이한 참조 패턴을 보일 것이라는 가정에 기반하고 있다 이 기법의 효용성을 검증하기 위해 기존 거짓 공유 감소 할당 기법들의 성능과 비교한 결과 기존 방식에 비해 훨씬 더 많은 거짓 공유 폴트를 감소시킨다는 것을 알 수 있었다. 실험은 실제 병렬 응용에 기반한 실행-기반 시뮬레이션 기법을 사용하였다.

• 전기전자학회논문지
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• 제28권1호
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• pp.110-115
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• 2024

본 논문은 3D NAND Flash memory에서 tapering된 O/N/O(Oxide/Nitride/Oxide) 구조와 blocking oxide를 ferroelectric material로 대체한 O/N/F(Oxide/Nitride/Ferroelectric) 구조의 V_th(Threshold Voltage) 변화량을 분석했다. Tapering 각도가 0°일 때 O/N/F 구조는 O/N/O 구조보다 저항이 작고 WL(Word-Line) 상부와 WL 하부의 V_th 변화량이 감소한다. Tapering된 3D NAND Flash memory는 WL 상부에서 WL 하부로 내려갈수록 channel 면적이 감소하며 channel 저항이 증가한다. 따라서 tapering 각도가 증가할수록 WL 상부의 V_th가 감소하고 WL 하부의 V_th는 증가한다. Tapering된 O/N/F 구조는 channel 반지름 길이와 비례하는 V_fe로 인해 WL 상부의 V_th는 O/N/O 구조보다 더 감소한다. 또한 O/N/F 구조의 WL 하부는 O/N/O 구조보다 V_th가 증가하기 때문에 tapering 각도에 따른 V_th 변화량이 O/N/O 구조보다 더 증가한다.