• 대한공간정보학회지
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• 제5권2호
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• pp.193-205
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• 1997

대용량의 매핑 자료를 다수의 사용자들이 효율적으로 공유하는데는 클라이언트-서버 환경에서 복제 일관성을 위한 분산 모델 개발이 요구된다. 기존의 분산 모델은 각 사이트들의 사본간의 일관성을 강조했으나 GUI를 이용한 화면과 사본간의 일관성이 고려되지 못하여 매핑 시스템과 같은 장기 트랜잭션에는 적합하지 않다. 매핑자료의 특성상 분산 환경에서 트랜잭션들의 일관성을 유지하는데는 시간 지연이 많으므로 병행효율이 중요하다. 본 연구에서는 디스플레이 록을 이용하여 GUI 화면과 사본들 사이의 일관성을 지원한다. 매핑자료의 특성을 이용하여 낙관적 병행제어 기법과 일관성 모델을 개선하여, 처리효율을 향상하는 일관성 모델을 제시한다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제22권10호
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• pp.497-503
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• 2016

비휘발성 메모리 같은 차세대 저장장치의 등장으로 저장장치 지연시간은 거의 사라질 것이다. 예전에는 저장장치 지연시간이 가장 큰 문제였기 때문에 소프트웨어의 효율성은 중요한 문제가 아니었다. 하지만 이제는 소프트웨어 오버헤드가 해결해야 할 문제점으로 나타나고 있다. 소프트웨어 오버헤드를 최소화하기 위해 많은 연구자들은 메모리 매핑을 이용한 파일 입출력 기법을 제안하고 있다. 메모리 맵 파일 입출력 기법을 사용하면 기존 운영체제의 복잡한 파일 입출력 스택을 피할 수 있을 뿐 아니라 빈번한 사용자/커널 모드 변환도 최소화할 수 있다. 또한 다수의 메모리 복사 오버헤드도 최소화 할 수 있다. 하지만 메모리 맵 파일 입출력 기법에도 해결해야 할 문제점이 존재한다. 메모리 맵 파일 입출력 메커니즘도 느린 블록 디바이스를 효율적으로 관리하기 위해 설계된 기존 운영체제의 일부이기 때문이다. 본 논문에서는 메모리 맵 파일 입출력의 오버헤드 문제점을 설명하고 실험을 통해 그 문제점을 확인한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.361-364
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• 2002

In this paper, we consider the problem of CLB based CPLD technology mapping for power minimization in combinational circuit. The problem has been previously proved to be NP-hard, and hence we present an efficient heuristic algorithm for it. The main idea of our algorithm is to exploit the "cut enumeration" and "feasible cluster" technique to generate possible mapping solutions for the sub-circuit rooted at each node. However, for the consideration of both run time and memory space, only a fixed-number of solutions are selected and stored by our algorithm. To facilitate the selection process, a method that correctly calculates the estimated power consumption for each mapped sub-circuit is developed. The experimental results show that our approach is shown a decrease of 30.5% compared with DDMAP and that of 15.63% for TEMPLA in the Power consumption.

• 한국컴퓨터정보학회논문지
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• 제24권2호
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• pp.1-7
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• 2019

This paper presents CTP (Compact Translation Page), a compact representation of translation pages, for page mapping-based flash translation layers to improve RAM utilization and reduce the response time of solid state drives. CTP can store translation information twice in a translation page and the total number of translation pages stored in flash is reduced to half. Therefore, CTP halves the RAM size of the directory of translation pages and uses the saved RAM space for translation cache. CTP shows the best response time when compared to existing page mapping-based flash translation layers.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2010년도 한국컴퓨터종합학술대회논문집 Vol.37 No.1(A)
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• pp.271-272
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• 2010

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 춘계학술발표대회
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• pp.506-507
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• 2015

Our scheme going to use the advanteges of shadow technical and use it in flash memory. With our scheme we can maintain the system from corruption by making a capy table for table mappinng. It is make us to recover the data easily when something unusually happen to the system.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• 한국정보과학회논문지:시스템및이론
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• 제32권9호
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• pp.483-490
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• 2005

플래시 메모리는 비 휘발성(non-volatility), 빠른 접근 속도, 저전력 소비, 그리고 간편한 휴대성 등의 장점을 가지므로 최근에 많은 임베디드 시스템에서 많이 사용되고 있다 그런데 플래시 메모리는 그 하드웨어 특성상 플래시 변환 계층(FTL. flash translation layer)이라는 시스템 소프트웨어를 필요로 한다. 이 FTL의 주요 기능은 파일 시스템으로부터 내려오는 논리 주소를 플래시 메모리의 물리 주소로 변환하는 일이다. 본 논문에서는 STAFF(State Transition Applied Fast Flash Translation Layer)라 불리는 FTL 알고리즘을 제안한다. 기존의 FTL 알고리즘에 비하여 STAFF는 적은 메모리를 필요로 하면서 기존 일반 방법인 블록 사상 방법에 비하여 5배 정도 좋은 성능을 보인다. 본 논문에서는 기존 FTL 알고리즘과 STAFF의 성능 비교를 보였다.

• Journal of the Optical Society of Korea
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• 제18권6호
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• pp.698-705
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• 2014

We propose a new development for calculating a computer-generated hologram (CGH) through the use of multiple general-purpose graphics processing units (GPGPUs). For optimization of the implementation, CGH parallelization, object point tiling, memory selection for object point, hologram tiling, CGMA (compute to global memory access) ratio by block size, and memory mapping were considered. The proposed CGH was equipped with a digital holographic video system consisting of a camera system for capturing images (object points) and CPU/GPGPU software (S/W) for various image processing activities. The proposed system can generate about 37 full HD holograms per second using about 6K object points.

• 전자공학회논문지B
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• 제33B권1호
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• pp.79-86
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• 1996

본 논문은 가변길이코드의 encoding/decoding를 위한 간단하고도 메모리 측면에서 효율적인 구조를 제안한다. MPEG1 DCT계수를 encoding/decoding함으로써 구현한 본 구조에서 114개의 DCT계수를 메모리 매핑하는데 최소인 7비트의 어드레스가 할당되도록 하였고, 직렬-병렬 및 병렬-직렬 변환용 쉬프트 레지스터와 code mapping ROM을 결합시킨 구조로써 최소의 플립플롭 및 메모리를 사용하여 구현하였다. 속도측면에선 COMPASS tool(0.8${\mu}m$ CMOS technology standard cells)을 사용해서 시뮬레이션 해본 결과 encoding/decoding의 경우 모두 50Mbps의 동작속도를 얻을 수 있었다.