• 대한전기학회논문지:시스템및제어부문D
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• 제50권4호
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• pp.192-200
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• 2001

As the high density memory is widely used in the various applications, the need for reproduction of memory is increased. In this paper we propose an efficient fault diagnosis algorithm of linear order O(n) that enables the reproduction of memory. The new algorithm can distinguish various fault models and identify all the cells related to the faults. In addition, a new BIST architecture for fault diagnosis is developed. Using the new algorithm, fault diagnosis can be performed efficiently. And the performance evaluation with previous approaches proves the efficiency of the new algorithm.

• 한국언어정보학회지:언어와정보
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• 제9권1호
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• pp.69-92
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• 2005

Pattern recognition in cognitive agents is based on (i) the uninterpreted input data (e.g. parameter values) provided by the agent's hardware devices and (ii) and interpreted patterns (e.g. templates) provided by the agent's memory. Computationally, the task consists in finding the memory data corresponding best to the input data, for any given input. Once the best fitting memory data have been found, the input is recognized by applying to it the interpretation which happens to be stored with the memorized pattern. This paper presents a fast converging procedure which starts from a few initially recognized items and then analyzes the remainder of the input by systematically checking for items shown by memory to have been related to the initial items in previous encounters. In this way, known patterns are tried first, and only when they have been exhausted, an elementary exploration of the input is commenced. Efficiency is improved further by choosing the candidate to be tested next according to frequency.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2020년도 추계학술발표대회
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• pp.12-15
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• 2020

Data access characteristics can directly affect the efficiency of the system execution. This research is to design an accurate predictor by using historical memory access information, where highly accessible data can be migrated from low-speed storage (SSD/HHD) to high-speed memory (Memory/CPU Cache) in advance, thereby reducing data access latency and further improving overall performance. For this goal, we design a locally weighted linear regression prefetch scheme to cope with irregular access patterns in large graph processing applications for a DARM-PCM hybrid memory structure. By analyzing the testing result, the appropriate structural parameters can be selected, which greatly improves the cache prefetching performance, resulting in overall performance improvement.

• Journal of information and communication convergence engineering
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• 제22권2호
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• pp.139-144
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• 2024

In this study, four types of fall detection systems - designed with YOLOPose, principal component analysis (PCA), convolutional neural network (CNN), and long short-term memory (LSTM) architectures - were developed and compared in the detection of everyday falls. The experimental dataset encompassed seven types of activities: walking, lying, jumping, jumping in activities of daily living, falling backward, falling forward, and falling sideways. Keypoints extracted from YOLOPose were entered into the following architectures: RAW-LSTM, PCA-LSTM, RAW-PCA-LSTM, and PCA-CNN-LSTM. For the PCA architectures, the reduced input size stemming from a dimensionality reduction enhanced the operational efficiency in terms of computational time and memory at the cost of decreased accuracy. In contrast, the addition of a CNN resulted in higher complexity and lower accuracy. The RAW-LSTM architecture, which did not include either PCA or CNN, had the least number of parameters, which resulted in the best computational time and memory while also achieving the highest accuracy.

• 한국정보과학회논문지:시스템및이론
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• 제33권9호
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• pp.626-633
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• 2006

무선 센서 네트워크는 자연 환경의 정보를 수집하고, 수집된 정보를 가공하고, 가공된 정보를 무선 통신을 통하여 사용자에게 실시간으로 전달하는 기능을 가진 설비이다. 이러한 무선 센서 네트워크는 수백 혹은 수천 개의 무선 센서 노드들로 이루어지고, 센서 노드의 플랫폼은 비용 효율성 때문에 매우 제한적인 메모리 공간을 지니며 제한적인 배터리로 동작한다. 따라서 이것들을 동작시키는 센서 운영체제는 공간 제약성을 감내할 수 있어야 하고, 에너지 효율적으로 동작해야 전체 센서 네트워크를 효율적으로 동작시킬 수 있게 된다. 본 논문에서는 공간 제약적인 센서 운영체제를 위한 효율적인 메모리 할당 기법을 제안한다. 제안한 기법을 사용하면, 기존 센서 운영체제들에서 사용되었던 메모리 할당 기법들을 사용하는 것보다 메모리 단편화 문제를 감소시킴과 동시에 공간의 효율성을 증진시킬 수 있다. 본 논문의 비교 실험 결과를 통하여 제안한 기법을 사용하는 것이 기존의 방법보다 메모리 단편화를 상당히 줄일 수 있고, 또한 수행 시간도 나빠지지 않음을 보인다.

• 한국차세대컴퓨팅학회논문지
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• 제13권4호
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• pp.40-51
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• 2017

최근 모바일 디바이스에서 수행되는 응용 프로그램이 데이터-집약적으로 변화함에 따라, 모바일 메모리에 요구되는 대역폭 및 소모되는 에너지가 증가하고 있으며 이를 개선하기 위한 여러 연구 및 기술 개발이 진행되고 있다. 그러나, 최신 모바일 메모리 기술 (LPDDR 혹은 Wide I/O) 시스템 측면 연구는 많이 이루어지지 않은 실정이다. 특히, 컴퓨터 시스템적인 측면에서 이러한 기술들의 정량적인 평가는 모바일 메모리 기술 개선에 매우 중요한 척도가 될 수 있다. 본 논문에서는 현재 모바일 디바이스에서 사용되는 모바일 DRAM (Wide I/O and LPDDR3)을 채용한 컴퓨터 시스템을 시뮬레이션하고 이를 통해 얻은 결과를 바탕으로 차세대 모바일 DRAM의 에너지 효율 및 성능에 직접적인 영향을 주는 세부적인 요소를 정량적으로 분석하고 어느 부분이 개선점이 될 수 있는지를 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.80-90
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• 2016

Thanks to superior leakage energy efficiency compared to SRAM cells, STTRAM cells are considered as a promising alternative for a memory element in on-chip caches. However, the main disadvantage of STTRAM cells is high write energy and latency. In this paper, we propose a low-cost write filter (WF) cache which resides between the load/store queue and STTRAM-based L1 data cache. To maximize efficiency of the WF cache, the line allocation and access policies are optimized for reducing energy consumption of STTRAM-based L1 data cache. By efficiently filtering the write operations in the STTRAM-based L1 data cache, our proposed WF cache reduces energy consumption of the STTRAM-based L1 data cache by up to 43.0% compared to the case without the WF cache. In addition, thanks to the fast hit latency of the WF cache, it slightly improves performance by 0.2%.

• Journal of Communications and Networks
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• 제16권4호
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• pp.436-446
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• 2014

The high intensity of research and modeling in fields of mathematics, physics, biology and chemistry requires new computing resources. For the big computational complexity of such tasks computing time is large and costly. The most efficient way to increase efficiency is to adopt parallel principles. Purpose of this paper is to present the issue of parallel computing with emphasis on the analysis of parallel systems, the impact of communication delays on their efficiency and on overall execution time. Paper focuses is on finite algorithms for solving systems of linear equations, namely the matrix manipulation (Gauss elimination method, GEM). Algorithms are designed for architectures with shared memory (open multiprocessing, openMP), distributed-memory (message passing interface, MPI) and for their combination (MPI + openMP). The properties of the algorithms were analytically determined and they were experimentally verified. The conclusions are drawn for theory and practice.

• ETRI Journal
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• 제32권4호
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• pp.638-641
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• 2010

With the growth of memory capacity and density, memory testing and repair with the goal of yield improvement have become more important. Therefore, the development of high efficiency redundancy analysis algorithms is essential to improve yield rate. In this letter, we propose an improved built-in redundancy analysis (BIRA) algorithm with a minimized binary search tree made by simple calculations. The tree is constructed until finding a solution from the most probable branch. This greatly reduces the search spaces for a solution. The proposed BIRA algorithm results in 100% repair efficiency and fast redundancy analysis.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권9호
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• pp.327-336
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• 2015

모바일 환경에서의 게임 서버는 클라이언트의 요청을 처리하는 버퍼를 생성하기 위해 일반적으로 동적 메모리 할당을 빈번하게 수행한다. 이는 시스템에 부하를 가중시키고 메모리 단편화를 발생시키게 되어 게임 서버의 성능을 저하시킨다. 본 논문에서는 이러한 문제를 해결하기 위해 고정크기 메모리 풀 관리 방법을 제안한다. 제안하는 방법에서의 메모리 풀은 원형 연결 리스트 형태의 순차적 메모리 구조를 가지며, 이를 통해 게임 서버에서의 메모리 단편화 문제를 해결하고, 메모리 할당과 해제를 위해 필요한 메모리 블록의 탐색 시간 비용을 줄일 수 있다. 실험에서는 제안하는 방법과 잘 알려진 오픈소스 메모리 풀 라이브러리(boost) 기반의 메모리 풀 관리방법을 이용하여, 동적 할당을 수행할 때의 성능평가를 통해 해당 기법의 효율성을 보이도록 한다.