• 전자공학회논문지
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• 제51권5호
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• pp.11-19
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• 2014

본 논문에서는 고차 MIMO 시스템을 위한 저 복잡도의 병렬 구형 검출 알고리즘을 제안하였다. 제안된 알고리즘에서는 정적 가지치기와 가변 가능한 다수의 노드연산기에 의한 동적 가지치기 기법을 통해서 종래의 Fixed-complexity sphere decoder(FSD) 알고리즘 대비 더 낮은 복잡도를 갖게 되며, quasi-maximum likelihood 검출 성능을 보인다. 알고리즘과 함께 제안된 노드연산기 또한, 기존 구형검출기의 순차적 연산 구조를 갖는 노드 연산을 고정된 복잡도를 갖도록 제안하여 하드웨어 구현의 용이성을 제공한다. 16QAM 복조를 하는 고차 MIMO 무선통신의 몬테카를로 모의실험을 통해서, 종래의 저 복잡도를 갖는 FSD 알고리즘 대비, 제안된 알고리즘이 평균적으로 단 6.3%의 검출 시간이 증가되면서 평균 55% 탐색노드가 감소하여 연산 복잡도가 낮아지는 것을 보여주었다.

• Journal of Communications and Networks
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• 제16권3호
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• pp.270-279
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• 2014

The Viterbi decoding algorithm, which provides maximum - likelihood decoding, is currently considered the most widely used technique for the decoding of codes having a state description, including the class of linear error-correcting convolutional codes. Two classes of nonbinary convolutional codes are presented. Distance preserving mapping convolutional codes and M-ary convolutional codes are designed, respectively, from the distance-preserving mappings technique and the implementation of the conventional convolutional codes in Galois fields of order higher than two. We also investigated the performance of these codes when combined with a multiple frequency-shift keying (M-FSK) modulation scheme to correct narrowband interference (NBI) in power-line communications channel. Themodification of certain detectors of the M-FSK demodulator to refine the selection and the detection at the decoder is also presented. M-FSK detectors used in our simulations are discussed, and their chosen values are justified. Interesting and promising obtained results have shown a very strong link between the designed codes and the selected detector for M-FSK modulation. An important improvement in gain for certain values of the modified detectors was also observed. The paper also shows that the newly designed codes outperform the conventional convolutional codes in a NBI environment.

• 한국통신학회논문지
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• 제24권7A호
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• pp.1080-1089
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• 1999

병렬 연쇄 컨볼루션 부호 및 직렬 연쇄 컨볼루션 부호의 ML 연판정 복호에 대한 비트오율확률의 상한치는 가중치 열거함수(Weight Enumerating Function; WEF)를 통해서 구할 수 있으며, 이 상한치는 반복 택 알고리듬과 양방향 탐색 알고리듬을 혼합한 새로운 오류사건 탐색 알고복호를 통해 얻을 수 있는 비트오류확률의 하한치가 된다. 본 논문에서는 스리듬을 제안하고, 얻어진 오류사건을 이용하여 WEF를 계산하는 알고리듬을 제안한다. 컴퓨터 시뮬레이션을 통해, 반복복호를 통해 얻을 수 있는 비트오류확률의 하한치가 됨을 확인하였다.

• 대한전자공학회논문지TC
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• 제44권12호
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• pp.28-33
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• 2007

느린 페이딩 패널에서 공간-시간 트렐리스 부호화된 OFDM 시스템을 제안하고, 시간 영역에서 제안된 principal ratio combining(PRC)와 일반화된 PRE(GPRC)의 수식을 이론적으로 주파수 영역에서 새롭게 분석한다. 시간영역에서와 마찬가지로 GPRC 기법은 ML 및 PRC 기법을 분할하여 성능과 수신기 복잡도 간의 유연한 tradeoff를 활용할 수 있다. M진 PSK 변조 방식을 이용하는 컴퓨터 시뮬레이션을 통해 주파수 플랫 및 주파수 선택적 페이딩에서 성능을 검증한다. 또한 세 가지 수신 기법간의 수신기 복잡도와 시뮬레이션 시간을 비교 검토한다.

• 한국통신학회논문지
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• 제31권2A호
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• pp.138-143
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• 2006

본 논문은 특정한 LDPC 코드와 특정한 인터리버를 가진 터보 코드의 맥시멈 라이클리후드(maximum-likelihood) 디코딩 성능의 상향 한계를 보인다. 현재까지의 연구는 균등 인터리버의 가정을 하거나 또는 앙상블 코드를 사용하여 LDPC 코드와 터보 코드의 성능 상향 한계를 계산하였다. 이러한 성능 상향 한계는 모든 코드 또는 모든 인터리버에 대한 평균 성능만을 표시하게 된다. 제안된 성능 상향 한계는 단순 한계(simple bound)와 정확한 짧은 거리의 항들을 포함하는 추정된 무게 분포를 기초하고 있다. 만약 둘 중에 하나만 사용하게 되면 정확한 성능 상향 한계를 얻을 수 가 없다.

• 한국통신학회논문지
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• 제34권1C호
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• pp.15-20
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• 2009

수직자기기록 채널에서의 검출 기법으로는 잡음 예측 최대 유사도 검출 (NPML, Noise-Predictive Maximum Likelihood Detection) 기법을 사용한다. 하지만, 더 높은 기록 밀도의 요구로 더 이상 잡음 예측 최대 유사도 검출 기법을 이용하여 검출이 어려워지게 되었다. 따라서 높은 기록밀도에서도 성능 이득을 얻을 수 있는 부호화 기법들이 연구되고 있다. 본 논문에서는 복잡도가 비교적 적은 순환 구조적 길쌈 부호를 부호기로 사용하였으며 성능 이득을 얻기 위하여 터보등화기 구조를 이용하였다. 또한, 다양한 기록 밀도에서 터보등화기 구조를 이용한 순환 구조적 길쌈 부호가 어떠한 성능을 보여주는지 비교하였다. 잡음환경은 80%의 지터 잡음과 20%의 백색 가우시안 잡음으로 실험하였다.

• 대한전자공학회논문지TC
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• 제40권11호
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• pp.51-62
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• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2013년도 하계학술대회
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• pp.104-105
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• 2013

차등 시공간 블록 코드 시스템은 다이버시티 이득을 송신단에서 파일럿 삽입이 필요 없이 얻을 수 있는 기술로 주목되고 있다. 특히, 협력 네트워크 시스템에서 서비스 영역을 확장하기 위하여 중계기를 사용하게 되는데 자연스럽게 채널 추정 기법을 고려하지 않은 방법들이 연구 되었다. 본 논문은 차등 준 시공간 블록 코드를 이용한 협력 전송 네트워크에서 ML(Maximum Likelihood) 기반의 준 최적 신호 결합 기법을 제시한다. 모의실험 결과를 통해 제안된 수신 결합 기법은 높은 신호 대 잡음비 환경에서 기존에 널리 사용되는 MRC (Maximum Ratio Combining) 기법보다 5dB이상의 이득을 얻는 것을 보여준다.

• 한국통신학회논문지
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• 제32권9C호
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• pp.888-894
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• 2007

The computational complexity of a sphere decoder (SD) is conventionally reduced by decoding order scheme which sorts candidate symbols in the ascending order of the Euclidean distance from the output of a zero-forcing (ZF) receiver. However, since the ZF output may not be a reliable sorting reference, we propose two types of sorting schemes to allow faster decoding. The first is to use the newly found lattice points in the previous search round instead of the ZF output (Type I). Since these lattice points are closer to the received signal than the ZF output, they can serve as a more reliable sorting reference for finding the maximum likelihood (ML) solution. The second sorting scheme is to sort candidate symbols in descending order according to the number of candidate symbols in the following layer, which are called child symbols (Type II). These two proposed sorting schemes can be combined with layer sorting for more complexity reduction. Through simulation, the Type I and Type II sorting schemes were found to provide 12% and 20% complexity reduction respectively over conventional sorting schemes. When they are combined with layer sorting, Type I and Type II provide an additional 10-15% complexity reduction while maintaining detection performance.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.550-556
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• 2016

Polar codes are one of the most favorable capacity-achieving codes due to their simple structure and low decoding complexity. However, because of the disappointing decoding performance realized using conventional successive cancellation (SC) decoders, polar codes cannot be used directly in practical applications. In contrast to conventional SC decoders, list SC (SCL) decoders with large list sizes (e.g. 32) achieve performances very close to those of maximum-likelihood (ML) decoders. In SCL decoders with large list sizes, however, hardware increase is a severe problem because an SCL decoder with list size L consists of L copies of an SC decoder. In this paper, we present a low-area SCL decoder architecture that applies the proposed merged processing element-sharing (MPES) algorithm. A merged processing element (MPE) is the basic processing unit in SC decoders, and the required number of MPEs is L(N-1) in conventional SCL decoders. Using the proposed algorithm reduces the number of MPEs by about 70% compared with conventional SCL decoders when the list size is larger than 32.