• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.561-564
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• 1998

This paper describes a performance degradation of static type input buffer due to the device degradation in menory devices using $0.8\mu\textrm{m}$ CMOS process. experimental results shows that the degradation of MOS device affects the Trip Point shift in static type input buffer. We have performed the spice simulation and calculated the Trip Point with model parameter and measurement data so that how much the Trip Point(VLT) variate.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 춘계학술대회 논문집 에너지변화시스템부문
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• pp.131-135
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• 2009

This paper reviews the characteristics of Power MOSFET device technology that are leading to improvements in power loss for power electronic system. The silicon bipolar power transistor has been displaced by silicon power MOSFET's in low and high voltage system. The power electronic technology requires the marriage of power device technology with MOS-gated device and bipolar analog circuits.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.9-14
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• 2005

본 논문에서는bulk dynamic threshold voltage MOSFET(B-DTMOS)와 bulk MOSFET(B-MOS)에서 hot carrier 현상으로 인한 RF 성능 저하를 비교하였다. Normal 및 moderate 모드에서 B-DTMOS의 차단주파수 및 최소잡음지수의 열화가 B-MOS 소자 보다 심하지 않음을 알 수 있었다. 실험 견과로부터 hot carrier에 의한 RF 성능 저하가 DC 특성 열화 보다 심함을 알 수 있었다. 그리고 처음으로 hot carrier 현상으로 인한 B-DTMOS 소자의 RF 전력 특성 저하를 측정하였다.

• 한국전기전자재료학회논문지
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• 제21권8호
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• pp.687-694
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• 2008

This paper is focused on the improvement of MOS device reliability related to deuterium process. The injection of deuterium into the gate oxide film was achieved through two kind of method, high-pressure annealing and low-energy implantation at the back-end of line, for the purpose of the passivation of dangling bonds at $SiO_2/Si$ interface. Experimental results are presented for the degradation of 3-nm-thick gate oxide ($SiO_2$) under both negative-bias temperature instability (NBTI) and hot-carrier injection (HCI) stresses using P and NMOSFETs. Annealing process was rather difficult to control the concentration of deuterium. Because when the concentration of deuterium is redundant in gate oxide excess traps are generated and degrades the performance, we found annealing process did not show the improved characteristics in device reliability, compared to conventional process. However, deuterium ion implantation at the back-end process was effective method for the fabrication of the deuterated gate oxide. Device parameter variations under the electrical stresses depend on the deuterium concentration and are improved by low-energy deuterium implantation, compared to conventional process. Our result suggests the novel method to incorporate deuterium in the MOS structure for the reliability.

• 대한전자공학회논문지
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• 제27권11호
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• pp.126-134
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• 1990

CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

• 한국인터넷방송통신학회논문지
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• 제8권5호
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• pp.35-41
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• 2008

본 논문은 디지털 오디오 신호처리의 고속 및 저전력 동작을 구현하기 위한 전류모드 신호처리의 고성능 회로에 관하여 설계방안을 제시한다. 디지털 오디오 프로세서는 FFT(fast Fourier transform)와 같은 디지털 연산 동작이 필요하며, FFT 프로세서는 그 설정 포인트에 따라, 전력이 많이 필요하게 되며, 또한 고속 동작의 요구에 따라, 전력의 부담은 증대되고 있다. 따라서, 디지털 오디오 프로세서에 SI(switched current) circuit을 이용하는 analog current-mode 신호처리의 응용이 적용되게 되었다. 그러나 SI circuit을 구성하는 current memory는 clock-feedthrough의 문제점을 갖기 때문에, 전류 전달 특성에 있어서 오차를 발생시킨다. 본 논문에서는 current memory의 문제점인 clock- feedthrough의 해결방안으로 switch MOS에 dummy MOS의 연결을 검토하고, 0.25um process로 제작하기 위하여 switch MOS와 dummy MOS의 width의 관계를 도출하고자 한다. 시뮬레이션 결과, memory MOS의 width가 20um, 입력전류와 바이어스전류의 비가 0.3, switch MOS의 width가 2~5um일 경우에 switch MOS와 dummy MOS의 width는 $W_{M4}=1.95W_{M3}+1.2$의 관계로 정의되고, switch MOS의 width가 5~10um일 경우에 width는 $W_{M4}=0.92W_{M3}+6.3$의 관계로 정의되는 것을 확인하였다. 이 때, 정의된 MOS transistor의 width관계는 memory MOS의 설계에 유용한 지침이 될 것이며, 저전력 고속 동작의 디지털 오디오 프로세서의 적용에 매우 유용할 것으로 기대된다.

• 전기전자학회논문지
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• 제12권4호
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• pp.255-262
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• 2008

본 논문에서는 기존 IGBT의 구조적 한계로 인한 순방향 전압강하와 스위칭 손실간의 트레이드-오프 관계를 극복하고, 좀 더 우수한 전기적 특성을 갖는 새로운 구조의 nMOS 삽입형 IGBT를 제안하였다. 제안된 구조는 IGBT소자의 셀(Cell)과 셀 사이에 존재하는 폴리(poly) 게이트 영역에 nMOS를 형성시킨 구조로 N-드리프트 층으로의 전자, 정공의 주입효율을 증가시켜 기존 구조보다 더 낮은 온-저항과 빠른 스위칭 손실을 얻도록 설계된 구조이다. 시뮬레이션 결과 제안된 구조의 단일 소자인 경우 순방향 전압강하와 스위칭 특성은 각각 2.65V와 4.5us로, 기존 구조가 갖는 3.33V와 5us비해 약 26%의 감소된 순방향 전압강하와 10%의 낮은 스위칭 특성을 보였으며 래치-업 특성은 773A/$cm^2$로 기존 520A/$cm^2$보다 33%의 상승된 특성을 보였다.

• 전기전자학회논문지
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• 제14권1호
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• pp.55-64
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• 2010

본 논문에서는 기존 TIGBT의 구조적 한계로 인한 순방향 전압강하와 스위칭 손실간의 트레이드-오프 관계를 극복하고, 좀 더 우수한 전기적 특성을 갖는 새로운 구조의 pMOS 삽입형 트렌치 TIGBT를 제안하였다. 제안된 구조는 TIGBT소자의 셀(Cell)과 셀 사이에 존재하는 폴리(poly) 게이트 영역에 pMOS를 형성시킨 구조로 n-드리프트 층으로의 전자, 정공의 주입효율을 증가시켜 기존 구조보다 더 낮은 온-저항과 빠른 스위칭 손실을 얻도록 설계된 구조이다. 시뮬레이션 결과 제안된 구조의 단일 소자인 경우 순방향 전압강하와 스위칭 특성은 각각 1.67V와 3.1us로, 기존 구조가 갖는 2.25V와 3.4us비해 각각 약 25%의 감소된 순방향 전압강하와 약 9% 감소된 스위칭 특성을 보였다.

• 한국전기전자재료학회논문지
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• 제22권2호
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• pp.101-106
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• 2009

In this paper, Thin films of $HfO_2$/Hf were deposited on p-type wafer by Atomic Layer Deposition (ALD). We studied the electrical and material characteristics of $HfO_2$/Hf/Si MOS capacitor depending on thickness of Hf metal layer. $HfO_2$ films were deposited using TEMAH and $O_3$ at $350^{\circ}C$. Samples were then annealed using furnace heating to $500^{\circ}C$. Round-type MOS capacitors have been fabricated on Si substrates with $2000\;{\AA}$-thick Pt top electrodes. The composition rate of the dielectric material was analyzed using TEM (Transmission Electron Microscopy), XRD (X-ray Diffraction) and XPS (X-ray Photoelectron Spectroscopy). Also the capacitance-voltage (C-V), conductance-voltage (G-V), and current-voltage (I-V) characteristics were measured. We calculated the density of oxide trap charges and interface trap charges in our MOS device. At the interface between $HfO_2$ and Si, both Hf-Si and Hf-Si-O bonds were observed, instead of Si-O bond. The sandwiched Hf metal layer suppressed the growing of $SiO_x$ layer so that $HfSi_xO_y$ layer was achieved. And finally, the generation of both oxide trap charge and interface trap charge in $HfO_2$ film was reduced effectively by using Hf metal layer.

• 전자공학회논문지A
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• 제30A권10호
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• pp.20-26
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• 1993

The base-collector capacitance of an npn bipolar transistor in bipolar or BiCMOS technology has significant influence on the switching performances, and comprises pnjunction component and MOS component. Both components have complicated dependences on the isolation oxide structure, epitaxial doping density, and bias voltage. Analytical/empirical formulas for both components are derived in this paper for a generic isolation structure as a function of epitaxial doping density and bias voltage based on some theoretical understanding and two-dimensional device simulations. These formulas are useful in estimating the effect of device isoation schemes on the switching speed of bipolar transistors.