• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2000.08a
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• pp.345-348
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• 2000

본 논문에서는 현재 우리나라 전자상거래 표준인 SEED 암호화 알고리즘을 하드웨어로 구현하였다. 이 암호화 프로세서는 유연성과 하드웨어 면적을 줄이기 위해 파이프라인이 없는 1 unrolled loop 구조를 사용하였다. 그리고 ECB, CBC, CFB, OFB의 4가지 모드를 모두 지원할 수 있도록 하였다. key computation은 오버헤드를 감소시키도록 precomputation 기법을 사용하였다. 또한, 데이타 입ㆍ출력 시 증가되는 처리시간을 제거하기 위하여 외부 입ㆍ출력 레지스터와 data 입ㆍ출력 레지스터를 분리하여 데이타 입ㆍ출력 연산이 암호 프로세서의 암호화 연산과 병행하여 처리되도록 하였다. 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 기술을 사용하여 검증하였고 gate수는 대략 29.3K gate 정도가 소요되었으며, 100 MHz ECB 모드에서 최고 237 Mbps의 성능을 보였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.433-435
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• 2009

어떤 데이터를 전송할 경우 시스템의 설계에 좌우 되는 경우가 많다. 상호간에 정보를 전달 할 경우 오류 없이 정확히 전송하기 위한 여러 가지 요소 중에서 기본적인 베이스 설계 시 고려 사항, 전송속도, 프로세서의 Logic 선정에 관한 내용을 본 연구를 통해서 제안 하고자 한다. 본 연구는 FPGA의 구현 가능 Logic 중 SSTL2-II 2.5V Logic을 가지고 실험을 하였으며, 전송 선로의 길이 변화와 데이터 속도의 변화 시 얻어지는 데이터 특성을 살펴보았다. 제작된 PCB상에 30cm의 패턴과 케이블을 이용 하였고 전송속도변화에 따른 특성을 측정 하였다. 전송 선로의 길이가 30cm로 하고 데이터 속도가 100Mbps일 경우 비교적 안정한 특성을 얻었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.260-263
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• 2009

데이터 통신에 있어 고속 스위칭 시스템의 발달로 더 많이, 빠르고, 정확하게 상호간의 정보를 교환하게 되었다. 본 논문에서는 여러 시스템에 잇어 FPGA의 중요성이 더욱 더 증가되고 있으므로 어느 특성화된 Logic중 가장 기초가 되는 LVTTL Logic의 특성을 분석하여 시스템 설계에 있어 참고가 될 수 있도록 한다. 신호전달 특성 분석을 위해 PCB를 제작하였고 전송선로의 손실을 막기 위해 PCB 상에 각각 30cm, 60cm, 120cm의 패턴을 만들어 데이터 전송속도의 변화와 선로의 길이 변화에 따른 특성을 측정 분석하였다. 시스템 설계에 있어서 전송선로의 길이가 30cm일 경우 데이터 전송속도 100Mbps까지 안정하게 보냄을 알 수 있었다.

• Annual Conference of KIPS
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• 2013.11a
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• pp.290-293
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• 2013

본 연구에서는 최근 각광받고 있는 융합기술 중의 하나인 가시광 통신 기술을 개발하고 실제 시제품을 구현하기 위한 시스템 기술에 대해서 기술한다. 전 세계적으로 LED조명 시장이 급성장하고 있고 또한 이를 활용한 가시광통신(visible light communication:VLC) 기술이 화두가 되고 있다. 이에 따라서 본 논문에서는 현재 개발중인 LED기반 VLC 시스템 기술을 송신 및 수신 모듈로 분류하고 개별 모둘에 대한 구체적인 개발 시스템에 대해서 소자 및 주요 부품의 특성을 기반으로 제시한다. 또한 실제 개발된 시스템을 통해 약 0.5m 거리에서 약 12Mbps의 데이터 전송이 가능함을 보인다. 개발된 기술은 가정 내 또는 실내 주차장 등과 같이 실내 측위 또는 데이터 서비스 등에서 중요한 역할을 할 것으로 기대된다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.8 no.3
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• pp.79-94
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• 1998

본 논문에서는 컴퓨터 시스템에서 정보보호를 위해 가장 많이 사용하고 있는 DES(Data Encryption Standard)암호알고리즘을 시스템 설계 기술언어인 VHDL(Vhsic Hardware Description Language)로 설계하고 이것을 칩으로 합성하여 하드웨어에서 차지하는 면적과 속도를 비교 분석하였다. 설계방법에 있어서는 구현하는 방법에 따라 전 라운드 구현형, S-box 공유형 그리고 단일 라운드 반복형 범용성을 갖도록 하여 FPGA로 구현한다. 본 논문에서 구현한 단일 라운드 반복형 설계는 Synopsys의 EDA 툴을 이용하여 시뮬레이션 및 합성을 하였고, Xilinx사의 xdm을 이용하여 XC4052XL 칩에 구현하였다. 그 결과 입력 클록 50MHz상에서 100Mbps의 암,복호화 속도를 갖는 범용성 암호칩을 설계 및 구현한다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.8 no.4
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• pp.21-32
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• 1998

통신 및 컴퓨터 시스템의 처리 속도가 높아짐에 따라 정보 보호를 위해서 고속의 데이터처리가 반드시 요구되어진다. 따라서 본 논문에서는 국제 표준 암호알로기즘의 하나인ISDEA(International Data Encryption Algorithm)를 고속 연산을 위하여 알고리즘을 분석하고 암호화 수행시간을 감소하기 위하여 파이프라인 처리를 하며, 서브키 생성시의 연산회수를 줄이기 위하여 서브키 블록을 EEPROM 으로 구현하였다. 전체적인 시스템은 VHDL(VHSIC Hardware Description Language)을 사용하여 설계하였다. IDEA 알고리듬은 EDA tool인 Synopsys를 사용하여 Sunthesis하였으며, Xilinx의 FPGA XC4052XL을 이용하여 One CHip화 시켰다. 입력 클럭으로 20Mhz를 사용하였을 때, data arrival time은 687.07ns였으며, 109.01 Mbp의 속도로 동작하 였다.

• The Bulletin of The Korean Astronomical Society
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• v.45 no.1
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• pp.29.3-29.3
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• 2020

Cosmology is a study to understand the origin, fundamental property, and evolution of the universe. Nowadays, many observational data of galaxies have become available, and one needs large-volume numerical simulations with good quality of the spatial distribution for a fair comparison with observation data. On the other hand, since galaxies' evolution is affected by both gravitational and baryonic effects, it is nontrivial to populate galaxies only by N-body simulations. However, full hydrodynamic simulations with large volume are computationally costly. Therefore, alternative galaxy assignment methods to N-body simulations are necessary for successful cosmological studies. In this talk, I would like to introduce the MBP-galaxy abundance matching. This novel galaxy assignment method agrees with the spatial distribution of observed galaxies between 0.1Mpc ~ 100Mpc scales. I also would like to introduce mock galaxy catalogs of the Horizon Run 4 and Multiverse simulations, large-volume cosmological N-body simulations done by the Korean community. Finally, I would like to introduce some recent works with those mock galaxies used to understand our universe better.

• Annual Conference of KIPS
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• 2008.11a
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• pp.356-359
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• 2008

최근 생물정보학 분야에서 인간 유전체에 존재하는 CNV(copy number variation)에 관한 연구가 주목 받고 있다. CNV 영역은 1kbp-3Mbp 사리의 서열이 반복되거나 결실되는 변이 영역으로 정의된다. 우리는 선행연구에서 기가 시퀀싱(giga sequencing)의 결과 산출되는 DNA 서열조각인 리드(read)를 레퍼런스 시퀀스에 서열 정렬하여 CNV 영역을 찾아내는 새로운 CNV 검색 방식을 제안하였다. 후속 연구로서 본 논문에서는 DNA 서열에 존재하는 repeat 영역 문제를 해결하기 위한 새로운 방안을 제안하고, 리드의 출현 빈도 정보를 분석하여 CNV 영역을 찾아내는 CNV 영역 검색 알고리즘을 보인다. 제안된 알고리즘 Gaussian 분포를 갖는 출현 빈도 정보로부터 통계적 유의성을 갖는 영역을 추출하여 CNV 영역후보로 하고, 다음 경제 과정을 거쳐 최종의 CNV 영역을 추출한다. 성능 평가를 위하여 프로토타임 시스템을 개발하였으며, 시뮬레이션 실험을 수행하였다. 실험 결과에 의하여 제안된 방식은 반복되거나 결실되는 형태의 CNV 영역을 효율적으로 검출하며, 또한 다양한 크기의 CNV 영역을 효율적으로 검출할 수 있음을 입증한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.1
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• pp.22-30
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• 2011

In this paper, we propose a memory efficient multi-rate Low Density Parity Check (LDPC) decoder for China Mobile Multimedia Broadcasting (CMMB). We find the best trade-off between the performance and the circuit area by designing a partially parallel decoder which is capable of passing multiple messages in parallel. By designing an efficient address generation unit (AGU) with an index matrix, we could reduce both the amount of memory requirement and the complexity of computation. The proposed regular LDPC decoder was designed in Verilog HDL and was synthesized by Synopsys' Design Compiler using Chartered $0.18{\mu}m$ CMOS cell library. The synthesized design has the gate size of 455K (in NAND2). For the two code rates supported by CMMB, the rate-1/2 decoder has a throughput of 14.32 Mbps, and the rate-3/4 decoder has a throughput of 26.97 Mbps. Compared with a conventional LDPC for CMMB, our proposed design requires only 0.39% of the memory.

• Journal of Advanced Navigation Technology
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• v.6 no.1
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• pp.37-43
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• 2002

This paper describes the performance evaluation and analysis of Wireless Local Area Network (W-LAN) in the 5 GHz ISM-band in compliance with IEEE 802.11a. At present, most W-LAN products are based on 2.4 GHz band, but low speed (11Mbps) has the limitation to serve systems demanding high-speed data transmission. To solve this problem, it is necessary to design next generation W-LAN system with 54Mbps in the 5GHz. It is sure that implementation of next generation W-LAN will bring competitive advantages. In particular, it will support telecommunications for high-speed mobile environments as well as for fixed places such as a school zone, a lecture room, a hospital and other premises. A few simulation methods are applied to more accurate and reliable performance analysis of next generation W-LAN. To verify if continuous data service is supported for a high-speed mobile notebook, multi-path fading channels between wireless Access Point (AP) and wireless Network Interface Card (NIC) are modeled. In addition, low interference is analyzed via convolutional codes and Orthogonal Frequency-Division Multiplexing (OFDM). Also, to obtain reliable Bit Error Rate (BER), a single tap Least Mean Square (LMS) equalizer is applied. Given the above simulation, next generation W-LAN is an ideal solution for continuous data transmission in high-speed mobile environments.