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서영호;신상운;김창완
- 대한전자공학회논문지SD
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- 제47권11호
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- pp.65-71
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- 2010
본 논문에서는 3.1~10.6 GHz 대역에서 14개 LO 신호를 발생하는 MB-OFDM UWB 시스템용 LO 생성 회로에 대한 새로운 구조를 제안한다. 제안하는 LO 생성 회로는 저전력 설계를 위해 하나의 PLL을 사용하면서 주파수 합성과정에서 반드시 필요로 하는 비선형 회로의 숫자를 최소화하고, 동시에 주파수 합성과정에서 발생되는 주요 spurious를 UWB 대역 밖에 존재시킴으로서 spurious 문제를 보다 근본적으로 해결하였다. 제안하는 LO 생성 회로는 $0.13-{\mu}m$ CMOS 공정으로 설계 되었으며, 1.5 V의 공급전압으로부터 93~103 mW의 전력을 소모한다. 모의실험 결과, 모든 14개의 LO 신호 스펙트럼에서 최소 41 dBc 이상의 in-band spurious suppression과 3 nsec 이하의 밴드간 스위칭 시간을 갖는다.
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구용제;이한호
- 대한전자공학회논문지SD
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- 제46권8호
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- pp.125-136
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- 2009
본 논문에서는 MB-OFDM 초광대역 시스템을 위한 높은 속도와 저복잡도를 갖는 2-비트 레벨 파이프라인 비터비 디코더를 소개한다. 가산-비교-선택 유닛(ACSU)은 비터비 복호기의 주요 병목지점으로서, 임계경로를 줄이는 2-step look-ahead 기법에 기반을 둔 2-비트 레벨 파이프라인 MSB-first ACSU 유닛에 대해 제안한다. 제안하는 ACSU 구조는 1.8V의 공급 전압에서 동작하는 $0.18-{\mu}m$ CMOS 공정을 이용하여 구현하였다. ACSU유닛은 870MHz의 클록 주파수에서 동작하며, 1.7Gb/s 의 데이터 처리율을 가진다.
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강성진;홍대기
- 인터넷정보학회논문지
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- 제10권1호
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- pp.1-9
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- 2009
본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23,17)부호의 복호기에 사용될 수 있는 PS-DCME(Pipeline Structured-Degree Computationless Modified Euclidean) 알고리즘을 제안한다. 제안된 PS-DCME 알고리즘은 다항식의 차수 계산과 차수 비교를 하지 않고 상태(state) 변화만을 이용하여 ME 알고리즘을 수행하기 때문에, 복호기의 하드웨어 복잡도를 줄일 수 있으며, 고속의 RS(Reed-Solomon) 복호기를 구현할 수 있다. Verilog HDL을 사용하여 알고리즘을 구현하였고, 삼성 65nm library를 이용하여 합성한 결과, 400MHz(2.5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 19,827이다.
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최성우;이우용;정현규
- 한국통신학회논문지
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- 제35권3C호
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- pp.287-294
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- 2010
본 논문은 대표적인 고속 UWB 시스템인 MB-OFDM UWB 시스템에서 데이터 전송율을 올리면서 복호 성능을 보장하기 위해서 제안하고 있는 LDPC 부호에 대한 연구 결과를 보인다. 하드웨어 효율적인 복호기의 구조를 제안하기 위해서 LLR(log likelihood ratio) 계산 알고리즘과 체크노드 갱신 알고리즘을 시뮬레이션 하여 효율적인 방법을 선택 하였고, LDPC 디코딩 알고리즘의 반복 횟수를 결정하였다. 그리고 본 논문은 LDPC 디코더의 UWB 응용에 필요한 요구사항을 만족시키기 위한 LDPC 복호기의 구조를 제시하였다. 이 구조는 FPGA를 통하여 합성되어 구현성을 검토하였으며, 기존 QC-LDPC 부호의 FPGA 합성 결과와 비교하여 높은 throughput을 제공함을 확인하였다. 이 구조를 이용하면 BP 알고리즘에 비해서 약 0.2dB의 성능열화를 포함하지만, 고속 데이터 전송에 적합한 LDPC 복호기를 구현할 수 있다.
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