• 한국정보처리학회논문지
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• 제4권11호
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• pp.2679-2689
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• 1997

본 논문에서는 멀티미디어 타이틀 제작을 쉽고 효율적으로 할 수 있도록, 시공간 동기화 관리기를 이용한 멀티미디어 저작 시스템을 설계하고 구현하였다. 이를 위하여 타이틀 저작자의 설계 의도를 별도의 변화 과정을 거치지 않고 실제 타이틀 구성 로직으로 표현하는 흐름도 방식의 로직 생성기와 생성된 로직을 번역하여 실행하는 로직 인터프리터를 설계하였다. 아울러 멀티미디어 프리젠테이션에 필요한 미디어 데이타 간의 시${\cdot}$공간 동기화 정보를 관리하기 위한 동기화 관리기를 설계하였다. 특히 미디어 객체들 간의 시간적 관계를 동기화하기 위하여 시간 명세 모델과 그 모델의 형식 언어인 MRL를 설계하였다. MRL은 복잡한 시간 관계를 간결한 형태로 표현할 수 있는 좋은 표현력을 가지고 있으며 사용자의 의도에 따라 효과적으로 멀티미디어 프리젠테이션을 동기화시키는 것이 가능하다. 공간적 동기화를 위하여 표시 매체의 공간 상의 가시적인 크기와 접속점을 일치시키는 표시 화면 편집기를 구현하였다.

• 한국컴퓨터산업학회논문지
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• 제3권1호
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• pp.57-66
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 조명전기설비학회논문지
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• 제24권5호
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• pp.55-61
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• 2010

PLC 제어 시스템은 SFC 언어를 사용하여 설계할 경우, SFC 언어를 사용하면 제어의 흐름을 이해하기 쉽고, 유지보수가 용이하며 프로그램의 기술성이 뛰어나다. SFC 언어는 단일 시퀀스, 선택 시퀀스, 병렬 시퀀스로 나누어지며, 선택 시퀀스로 프로그래밍 하면 단일 시퀀스로 프로그램할 때보다 메모리의 크기가 커져야 한다. 본 논문에서는 선택 시퀀스의 기능을 단일 시퀀스로 구현하여 메모리의 크기를 줄여서 메모리의 효율을 향상시키는 방법을 제시하고, 실례를 통해 타당성을 확인하였다.

• 한국통신학회논문지
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• 제25권5B호
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• pp.942-955
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• 2000

본 논문은 유무선 통합망 환경하에서 대량호에 근거한 지능망 서비스의 호 완료율을 증가시키고 자원을 최적화하기 위한 정보 흐름 및 총괄서비스 로직을 설계한다. 이 로직을 구현하기 위하여 지능망 서비스제거에 호대기 서비스 특징을 적용하기 위한 동적 큐 관리자를 제시하는데, 이것을 유선 가입자뿐만 아니라 이동 단말을 소유한 무선 가입자에게도 적용하기위해 홈위치등록기와 서비스제어기간에 해당 서비스 가입자들의 이동성을 큐 관리자에게 통보하기 위한 서비스 등록 여부 프래그를 관리한다. 따라서, 이동 서비스 가입자가 로밍함에 따른 동적 서비스 그룹핑을 수행하고 M/M/c/K 큐잉 모델에 근거한 큐 길이를 동적으로 관리하여 자원을 최적화 할 수 있는 동적 큐 관리 메커니즘을 제안한다. 동적 큐 관리자에 의해 할당된 큐 길이를 결정하기 위해 서비스 증가율에 따른 가입자 단말 수와 실패율간의 관계 및 그에 따른 큐에서의 적정 대기 시간을 시뮬레이션 및 분석한다. 또한, 동적 큐 관리자를 구성하는 내부 서비스 로직과 SIB들간의 상호동작 및 자료 구조를 설계 및 구현한다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제15권4호
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• pp.251-259
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• 2015

In this paper, a ship detection method is proposed; this method uses edge-based segmentation and histogram of oriented gradient (HOG) with the ship size ratio. The proposed method can prevent a marine collision accident by detecting ships at close range. Furthermore, unlike radar, the method can detect ships that have small size and absorb radio waves because it involves the use of a vision-based system. This system performs three operations. First, the foreground is separated from the background and candidates are detected using Sobel edge detection and morphological operations in the edge-based segmentation part. Second, features are extracted by employing HOG descriptors with the ship size ratio from the detected candidate. Finally, a support vector machine (SVM) verifies whether the candidates are ships. The performance of these methods is demonstrated by comparing their results with the results of other segmentation methods using eight-fold cross validation for the experimental results.

• 전자공학회논문지C
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• 제36C권10호
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• pp.17-28
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• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.161-164
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• 2000

The architecture of microprocessor for a embedded system should be one that can perform more tasks with fewer instruction codes. The machine codes that high-level language compiler produces are mainly composed of specific ones, and codes that have small size are more frequently used. Extended Instruction Set Architecture (EISC) was proposed for that reason. We have designed pipe-line system for 64 bit EISC microprocessor. function level simulator was made for verification of design and instruction set architecture was also verified by that simulator. The behavioral function of synthesized logic was verified by comparison with the results of cycle-based simulator.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제2권1호
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• pp.15-19
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• 2002

Automatic detection of interstitial lung disease using Neural Network is presented. The rounded opacities in the pneumoconiosis X-ray photo are picked up quickly by a back propagation (BP) neural network with several typical training patterns. The training patterns from 0.6 mm ${\O}$ to 4.0 mm ${\O}$ are made by simple circles. The total evaluation is done from the size and figure categorization. Mary simulation examples show that the proposed method gives much reliable result than traditional ones.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.863-866
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• 1999

In this paper, we designed a Viterbi decoder with constraint length K=7, code rate R=1/2, encoder generator polynomial (171, 133)$_{8}$. This decoder makes use of 3-bit soft decision. We designed the Viterbi decoder using VHDL. We employed conventional logic circuit instead of ROM for branch metric units(BMUs) to reduce the number of gates. We adopted fully parallel structures for add-compare-select units(ACSUs). The size of the designed decoder is about 200, 000 gates.s.

• 전자공학회논문지A
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• 제31A권6호
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• pp.128-133
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• 1994

This paper proposes a new TTL-to-CMOS converter which has low power dissipation. This converter has no static power dissipation for typical TTL output voltage levels. The simulatio result shows that the power dissipation is reduced to about 1/20 of conventional level converter using CMOS inverters. It also has hysteresis due to the positive feedback which makes the converter noise immune. The logic threshold voltages in the hysteresis characteristic can be optimized by changing the size ratios of the transistors.