• International journal of advanced smart convergence
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• 제13권1호
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• pp.57-68
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• 2024

In this paper, we are interested in how creator economy startups allowing creators to make money from doing that they love. So, we look at European creator economy startups among Web3.0 business model landscape surveyed in 2022, because the US is home of Web2.0 giant platforms like YouTube. Totally seventeen European startups are investigated, and the theoretical logic is the disruptive innovation. We firstly review the survey published in 2022 and utilize the theory of the disruptive innovation to design the research framework including questions with each type of the disruptive innovation. In this paper, we firstly show, Kalao and Gem as NFT ecosystem platforms aim at service convenience. Secondly, Talkbase, Passionfroot, Bildr, Customuse, and Earnr aim at providing creator tools for under-skilled customers. Lastly, when it comes direct monetization with a decentralized business model, CrowdPad, Admix, GOALS, Realm, Dropstar, Pianity, Sonomo, Stage11, Miiji, and ReadyPlayerMe are representative. Despite the relatively small data size, the results are meaningful as they contribute to a more profound comprehension of the Web3.0 business models and offer guidance for future research directions.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.102-107
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• 2007

본 논문에서는 메모리 공정이 필요 없고 내장 프로세서를 사용하지 않는 H.264/AVC 엔트로피 복호기를 제안한다. 기존에 발표된 H.264/AVC 엔트로피 복호기의 경우 상당수의 연구가 내부의 ROM 또는 RAM이 필요하기 때문에 일반적인 디지털 로직 공정에서 구현이 어렵다. 또한 상당수의 연구가 비트열 처리를 위하여 내장 프로세서를 사용하기 때문에 면적이 크고 전력소모가 많은 단점을 가지고 있다. 본 논문에서는 내장 프로세서를 사용하지 않는 H.264/AVC Hardwired 엔트로피 복호기를 제안함으로써 데이터 처리 속도를 증가시키고 전력 소모를 줄인다. 또한 CAVLC 복호기에서 복호 시에 이용되는 룩업 테이블 및 저장 공간을 최적화하고 내장 메모리를 사용하지 않는 구조를 제안함으로써, 기존 연구에 비해 하드웨어 크기를 줄이고 ROM 또는 RAM이 지원되지 않는 디지털 로직 제조 공정에서도 쉽게 구현이 가능하다. 설계된 엔트로피 복호기는 H.264/AVC 비디오 복호기의 일부로 내장되어 전체 시스템에서 동작하는 것을 검증하였다. TSMC 90nm 공정으로 합성한 결과 최대동작주파수는 125MHz이며, QCIF, CIF, QVGA 영상을 지원할 뿐만 아니라 nC 레지스터 등 약간의 수정을 통해서 VGA 영상도 지원이 가능하다.

• 한국지능시스템학회논문지
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• 제7권4호
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• pp.58-64
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• 1997

FLC(퍼지 제어기 : Fuzzy Logic Controller)는 고전적 제어기보다 외란(disturbance)에 강하고 초기 치의 과도측성(overshoot)이 우수하다. 그리고 미지의 프로세스(process)나 복잡한 시스템의 수학적인 모델링이 불가능한 경우에도 퍼지 추론에 의하여 적절한 제어량을 얻을 수 있다. 그러나 퍼지변수의 양자화 단계 크기에 의해 출력값이 항상 미세한 오차를 가지므로 목표치에 정확히 수럼하지 못한다.[1]. 이 미세한 오차를 제거하기 위한 여러 방법이 [2~4]있지만 본 논문에서는 FLC에 GA(유전알고리즘 : Genetic Algorithm)와 EP(진화프로그래밍 : Evolution programming)를 결합한 GA-FLC, EPFLC Hybrid 제어기를 제안한다. 이 Hybrid 제어기의 츨력 특성과 FLC의 출력 특성을 비교 분석하고, 이 Hybrid 제어기가 오차없이 목표치에 잘 수렴하는 것을 보이고자 한다. 또한 이 두 종류의 Hybrid제어기 수렴 속도 성능도 비교한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.157-159
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• 2014

In this paper, we introduce SlimSRP, an ultra-low-power digital signal processor (DSP) solution for mobile audio and voice applications. So far, application processors (APs) have taken charge of all the tasks in mobile devices. However, they have suffered from short battery life problems to deal with complex usage scenarios, such as always-on voice trigger with continuous audio playback. From extensive analysis of audio and voice application characteristics, SlimSRP is designed to relive the performance and power burden of APs. It employs three-issue VLIW architecture, and the major low-power and high-performance techniques include: (1) an optimized register-file architecture friendly for constants generation, (2) a powerful instruction set to reduce the number of register file accesses and (3) a unique instruction compression scheme that contributes to saved memory size and reduced cache miss. An implementation of SlimSRP runs at up to 200MHz and the logic occupies 95K NAND2 gates in Samsung 28LPP process. The experimental results demonstrate that a MP3 decoder application with a 128kbps 44.1kHz input can run at 5.1MHz and the logic consumes only 22uW/MHz.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국정보통신학회논문지
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• 제16권2호
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• pp.302-312
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• 2012

본 논문에서는 UHF RFID 태그 칩용 512bit EEPROM의 저면적 설계 기술과 고신뢰성 기술을 제안하였다. 저면적회로는 디코딩 로직(decoding logic)을 단순화한 WL 구동 회로, BGR 회로 대신 저항 분배기(resistor divider)를 이용한 VREF 발생회로이다. Magnachip $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 512bit EEPROM IP의 레이아웃 크기는 $59.465{\mu}m{\times}366.76{\mu}m$으로 기존 회로를 사용한 EEPROM 대비 16.7% 줄였다. 그리고 쓰기 모드(write mode)를 빠져나올 때 DC-DC 변환기(converter)에서 출력되는 부스팅된 출력전압을 VDDP(=3.15V)로 방전시키는 대신, 공통접지(common ground)인 VSS로 방전시키는 방식을 제안하여 VDDP 전압을 일정하게 유지함으로써 5V 소자가 파괴되는 문제를 해결하였다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.107-115
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• 1998

피승수와 승수의 부호에 상관없이 빠른 이진곱셈을 수행할 수 있는 효과적인 방법으로서 Booth 알고리즘의 승수 비트-쌍 재코딩 알고리즘을 사용한다. 본 연구에서는 승수 비트-쌍 재코딩 알고리즘을 광특성에 적합하도록 변형 발전시킨 광곱셈 알고리즘과 기호치환 가산기로 구성된 고속의 광곱셈기의 구현을 제안한다. 특히, 기호치환 가산규칙을 듀얼-레일 논리로 부호화해서 이 논리의 보수가 언제나 존재하기 때문에 기호치환 가산기에서 이 논리의 보수가 시프트연산에 의해 쉽게 구할 수 있게 했다. 또한 시프트된 두 영상을 직렬 연결하여 중첩시키므로서 중첩영상을 얻고, 이 중첩영상을 마스크로 보내 기준영상을 인식하는 기호치환 시스템을 구성한다. 따라서 광곱셈기의 수동광소자의 수와 시스템의 크기를 줄여서 일반적인 광시스템과 비교하여 작은 시스템으로 구현한다.

• 대한전자공학회논문지SP
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• 제40권5호
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• pp.332-346
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• 2003

본 논문에서는 2차원 DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상을 압축 및 복원할 수 있는 시스템을 구현하였다. 제시한 DWT 기반 영상압축 시스템은 크게 영상을 압축하는 FPGA 보드와 영상을 복원하는 응용 소프트웨어로 구성된다. 먼저 영상을 압축하는 FPGA는 A/D 변환기로부터 영상을 받아들여서 웨이블릿 변환을 이용하여 영상을 압축하고 PCI 인터페이스를 이용하여 PC로 저장하며, PC에 저장된 압축된 영상정보는 응용 소프트웨어를 이용하여 복원된다. 영상압축 시스템은 A/D 변환기에 동기하여 NTSC YCbCr(4:2:2)의 640×240 영상을 초당 약 60 필드 압축한다. 구현된 하드웨어는 APEX20KC EP20K1000CB652-7의 FPGA에서 11,120개의 LAB(Logic Array Block)와 27,456개의 ESB(Embedded System Block)를 사용하여 하나의 FPGA내에 사상되었다. 전체적으로 33MHz의 클럭을 사용하고 메모리 제어부는 100MHz의 클럭을 사용하여 동작한다.

• International Journal of Aeronautical and Space Sciences
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• 제17권2호
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• pp.232-239
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• 2016

Recently, in order to increase the efficiency and mission success rate of UAVs (Unmanned Aerial Vehicles), the necessity for formation flights is increased. In general, GPS (Global Positioning System) is used to obtain the relative position of leader with respect to follower in formation flight. However, it can't be utilized in environment where GPS jamming may occur or communication is impossible. Therefore, in this study, monocular vision is used for measuring relative position. General PC-based vision processing systems has larger size than embedded systems and is hard to install on small vehicles. Thus FPGA-based processing board is used to make our system small and compact. The processing system is divided into two blocks, PL(Programmable Logic) and PS(Processing system). PL is consisted of many parallel logic arrays and it can handle large amount of data fast, and it is designed in hardware-wise. PS is consisted of conventional processing unit like ARM processor in hardware-wise and sequential processing algorithm is installed on it. Consequentially HW/SW co-designed FPGA system is used for processing input images and measuring a relative 3D position of the leader, and this system showed RMSE accuracy of 0.42 cm ~ 0.51 cm.

• 반도체디스플레이기술학회지
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• 제10권4호
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• pp.7-13
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• 2011

In this paper, the IC(Integrated Circuit) for multi-channel synchronous communication was designed by using FPGA and VHDL language. The existing chips for synchronous communication that has been used commercially are composed for one to two channels. Therefore, when communication system with three channels or more is made, the cost becomes high and it becomes complicated for communication system to be realized and also has very little buffer, load that is placed into Microprocessor increases heavily in case of high speed communication or transmission of high-capacity data. The designed IC was improved the function and performance of communication system and reduced costs by designing 8 synchronous communication channels with only one IC, and it has the size of transmitter/receiver buffer with 1024 bytes respectively and consequently high speed communication became possible. It was designed with a communication signal of a form various encoding. To detect errors of communications, the CRC-ITU-T logic and channel MUX logic was designed with hardware logics so that the malfunction can be prevented and errors can be detected more easily and input/output port regarding each communication channel can be used flexibly and consequently the reliability of system was improved. In order to show the performance of designed IC, the test was conducted successfully in Quartus simulation and experiment and the excellence was compared with the 85C3016VSC of ZILOG company that are used widely as chips for synchronous communication.