• 전자공학회논문지A
• /
• 제33A권10호
• /
• pp.177-185
• /
• 1996

This paper describes several algorithms for technolgoy mapping of logic functions into interesting and popular FPGAs that use look-up table memories. In order to improved the technology mapping for FPGA, some existing multi-level logic synthesis, decomposition reduction and packing techniques are analyzed and compared. And then new algorithms such as merging fanin, unified reduction and multiple disjoint decomposition which are used for combinational logic design, are proposed. The cost function is used to minimize the number of CLBs and edges of the network. The cost is a linear combination of each weight that is given by user. Finally we compare our new algorithm with previous logic design technique. In an experimental comparison our algorithm requires 10% fewer CLB and nets than SIS-pga.

• 한국산학기술학회논문지
• /
• 제10권11호
• /
• pp.3227-3233
• /
• 2009

본 논문에서는 나눗셈 행렬을 이용하여 부울 대입식을 산출하는 논리합성 방법을 제안한다. 최적화하고자하는 2개의 논리식들로부터 대수 나눗셈에 의한 행렬을 만들고 부울 공리와 리터럴 추가를 통해 부울 나눗셈 행렬로 확장을 한다. 부울 나눗셈 행렬에 리터럴을 추가하여 확장된 부울 나눗셈 행렬을 만들고, 원소들을 커버링하여 부울대입식을 산출한다. 실험결과 여러 벤치마크 회로에 대하여 제안한 방법이 기존 합성도구보다 리터럴 개수를 줄일 수 있음을 보였다.

• 전자공학회논문지C
• /
• 제34C권12호
• /
• pp.43-53
• /
• 1997

In this paper, the optimal synthesis algorithm of multiple-valued logic circuits using universal logic modules (ULM) U$_{f}$ based on 3-variable ternary reed-muller expansions is presented. We check the degree of each varable for the coefficients of reed-muller expansions and determine the order of optimal control input variables that minimize the number of ULM U$_{f}$ modules. The order of optimal control input variables is utilized the realization of multiple-valued logic circuits to be constructed by ULM U$_{f}$ modules based on reed-muller expansions using the circuit cost matrix. This algorithm is performed only unit time in order to search for the optimal control input variables. Also, this algorithm is able to be programmed by computer and the run time on programming is O(p$^{n}$ ).

• 대한전기학회논문지:시스템및제어부문D
• /
• 제49권6호
• /
• pp.316-321
• /
• 2000

In this paper, we proposed MBDD(Modified Binary Decision Diagram) as a multi-level logic synthesis method and a vertex of MBDD to NMOS transistors matching. A vertex in MBDD is matched to a set of NMOS transistors. MBDD structure can be achieved through transformation steps from BDD structure. MBDD can represent the same function with less vertices less number of NMOS transistors, consequently capacitance of the circuit can be reduced. Thus the power dissipation can be reduced. We applied MBDD to a full odder and a 4-2compressor. Comparing the 4-2compressor block with other synthesis logic, 31.2% reduction and 19.9% reduction was achieved in numbers of transistors and power dissipation respectively. In this simulation we used 0.8 ${\mu}{\textrm}{m}$ fabrication parameters.

• 한국산학기술학회논문지
• /
• 제15권9호
• /
• pp.5480-5486
• /
• 2014

조향계 엔지니어들에게 전동 조향 시스템의 시뮬레이션 및 분석을 위한 새로운 방식의 소프트웨어를 소개한다. 이 소프트웨어 MSAS는 전동 조향 시스템의 시뮬레이션, 분석 및 종합 기능을 제공하며, 기본적으로 조향계 모델과 차량모델 및 제어로직에 기초한다. 부품 공급회사들은 제어로직을 블랙박스 형태로 제공하기 때문에 이 소프트웨어는 로직 설계자의 의도에 따라 블랙박스 형태이든지 또는 화이트박스 형태이든지 모두 사용가능하다. 또한 이 소프트웨어는 공급회사들의 에스함수 제어로직 및 RMDPS와 함께 통합될 수 있다.

• 전자공학회논문지A
• /
• 제30A권12호
• /
• pp.117-124
• /
• 1993

In this paper we propose a new thchnology mapping algorithm for multiplexer-based FPGA's The algorithm consists of three phases` First, it converts the logic functions and the basic logic mocule into BDD's. Second. it covers the logic function with the basic logic modules. Lastly, it reduces the number of basic logic modules used to implement the logic function after going through cell merging procedure. The binate selection is employed to determine the order of input variables of the logic function to constructs the balanced BDD with low level. That enables us to constructs the circuit that has small size and delay time. Technology mapping algorithm of previous work used one basic logic module to implement a two-input or three-input function in logic functions. The algorithm proposed here merges almost all pairs of two-input and three-input functions that occupy one basic logic module. and improves the mapping results. We show the effectiveness of the algorithm by comparing the results of our experiments with those of previous systems.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.787-790
• /
• 1998

In this paper, we presents a method for multi-level logic mainmization which is suitable for the minimization of look-up table type FPGAs. A pattern extraction algorithm is minimized AND/XOR multi-level circuits. The circuits apply to Roth-Karp decomposition which is most commonly used technique in the FPGA technology mapping. We tested the FPGA synthesis method using pattern extraction on a set of benchmark. The proposed method achieved reductions on the number of LUTs in mapping soultion as compared with MISII(or SIS) or previous results〔5〕

• 전자공학회논문지A
• /
• 제28A권5호
• /
• pp.387-397
• /
• 1991

This paper presents the design and implementation of a performance-driven logic synthesis system that automatically generates circuits satisfying the given timing and fanout constraints in minimal silicon area. After performing technology independent and dependent optimization, the system identifies and resynthesizes the gates with large loading delay due to excessive fanouts to eliminate the critical path. Experimental results for MCNC benchmark circuits show that proposed system generates the circuits with less delay by up to 20%.

• 정보처리학회논문지A
• /
• 제15A권1호
• /
• pp.9-16
• /
• 2008

본 논문에서는 논리합성을 위한 공통식 추출 방법을 새롭게 제안한다. 제안하는 방법은 주어진 각 논리식들에서 2개의 큐브만으로 구성된 2-큐브 논리식 쌍을 추출한다. 2개의 큐브로 구성된 논리식 쌍들로부터 2-큐브 행렬을 만들고, 여기에 2-큐브 논리식의 보수를 추가하여 확장된 2-큐브 행렬과 압축 2-큐브 행렬을 만든다. 다음, 공통식 추출을 위해 압축 2-큐브 행렬을 분석한다. 그리디 방법(greedy method)에 의해 가장 많은 리터럴 개수를 줄일 수 있는 공통식을 선택한다. 실험결과 여러 벤치마크 회로에 대하여 제안한 방법을 논리회로 합성도구에 활용할 경우 기존 합성도구보다 리터럴 개수를 줄일 수 있음을 보였다.

• 대한전자공학회논문지SD
• /
• 제38권1호
• /
• pp.69-78
• /
• 2001

본 논문은 휴대용 고속 페이징 시스템을 위한 FLEXTM 프로토콜 신호 처리기의 설계 및 FPGA 구현에 관한 것이다. 본 논문에서는 A/D 변환기의 입력 단에서 수신된 interleaved 4-level 비트 심볼 데이터의 동기를 위한 심볼 동기 알고리듬과 (31,21)BCH 부호에 대해 실시간 2중 오류정정이 가능한 개선된 복호 알고리듬을 제안한다. 설계된 프로토콜 신호처리기는 6개의 기능 모듈로 구성되어 있으며, 각 모듈은 VHDL(VHSIC Hardware Description Language)로 모델링을 행하였다. 제안된 프로토콜 신호기는 Axil-320 워크스테이션 상에서 Synopsys/sup TM/툴을 이용하여 기능 시뮬레이션 및 논리합성(Altera 10K 라이브러리 이용)을 수행하였다. 논리합성 결과 전체 셀의 수는 약 2,631이었다 또한, 설계된 FPGA 칩의 설계검증을 위하여 Altera MAX+ PLUS Ⅱ 상에서 타이밍 시뮬레이션을 수행하였다. PCB 상에서 testbed를 구축한 후, Logic Analyzer를 이용하여 제작된 FPGA 칩의 동작상태를 확인하였고, 실험을 통하여 제작된 칩이 정확히 동작함을 확인하였다.