• International Journal of Fuzzy Logic and Intelligent Systems
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• 제4권2호
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• pp.135-141
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• 2004

This paper proposes a new heuristic search technique for obstacle avoidance of autonomous underwater vehicles equipped with a looking ahead obstacle avoidance sonar. We suggest the fuzzy relation between the sonar sections and the properties of real world environment. Bandler and Kohout's fuzzy relational method are used as the mathematical implementation for the analysis and synthesis of relations between the partitioned sections of sonar over the real-world environmental properties. The direction of the section with optimal characteristics would be selected as the successive heading of AUVs for obstacle avoidance. For the technique using in this paper, sonar range must be partitioned into multi equal sections; membership functions of the properties and the corresponding fuzzy rule bases are estimated heuristically. With the two properties Safety, Remoteness and sonar range partitioned in seven sections, this study gives the good result that enables AUVs to navigate through obstacles in the optimal way to goal.

• 한국공작기계학회:학술대회논문집
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• 한국공작기계학회 2000년도 추계학술대회논문집 - 한국공작기계학회
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• pp.102-107
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• 2000

In this paper, it is presented a new technique to the design and real-time implementation of fuzzy control system based-on digital signal processors in order to improve the precision and robustness for system of industrial robot. Fuzzy control has emerged as one of the most active and fruitful areas for research in the applications of fuzzy set theory, especially in the real of industrial processes. In this thesis, a self-organizing fuzzy controller for the industrial robot manipulator with a actuator located at the base is studied. A fuzzy logic composed of linguistic conditional statements is employed by defining the relations of input-output variable of the controller, In tile synthesis of a FLC, one of the most difficult problems is the determination of linguistic control rules from the human operators. To overcome this difficult, SOFC is proposed for a hierarchical control structure consisting of basic level and high level that modify control rules.

• 한국통신학회논문지
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• 제29권3A호
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• pp.324-330
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• 2004

본 논문에서는 STBC (space tine block codes)의 채널 정보를 이용하여 TCM(Trellis Coded Modulation) 복호기의 연산량을 감소시키는 복호 방법을 제안하였고 이를 하드웨어로 설계 및 검증한 결과를 제시한다. 제안한 방법은 바이어스 포인트 설정을 이용하여 부집합에 n개의 시그널 포인트가 존재할 경우 실제 TCM 복호기에서 연산되는 가지 값을 부집합에서 1개의 시그널 포인트만 필요로 한다. 그러므로 바이어스 포인트 설정을 사용하여 가장 가까운 시그널 포인트를 미리 찾아내어 연산량을 l/n로 줄일 수 있다. 16QAM 8subset 경우에 AED (absolute euclidean distance)연산을 하게 되면 곱셈은 37％, 가감산 41％, 비교는 25％의 연산량 감소 효과가 있다. 또한 본 논문에서는 제안된 STBC와 TCM이 결합된 복호기의 하드웨어 합성 결과를 제시한다. 논리 합성 결과 약 87.6K개의 게이트가 요구됨을 확인하였다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.49-56
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• 2010

이 논문에서는 pipeline CORDIC(COordinate Rotation DIgital Computer)을 이용한 저전력 주파수 옵셋 동기화기 구조를 제안하였다. 주파수 옵셋 동기화기의 핵심 블록은 주파수 옵셋 추정부와 보상부이다. 제안된 주파수 옵셋 추정부에서는 sequential CORDIC을 사용하여 구현면적을 감소시켰으며 한번에 2 단계씩 CORDIC을 수행하는 방식을 사용하여 연산 속도를 높였다. 또한 제안된 주파수 옵셋 보상부에서는 pipeline CORDIC을 사용하여 구현면적을 줄임과 동시에 계산 속도를 향상시킬 수 있었다. MatLab을 사용하여 제안 구조가 주파수 옵셋을 추정 및 보상하는 function을 검증하였다. 제안 구조에 대하여 Verilog-HDL로 코딩하고 Synopsys tool을 사용하여 합성하여 구현면적을 실험하였다.

• 대한전자공학회논문지SP
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• 제46권4호
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• pp.157-164
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• 2009

이 논문에서는 OFDM시스템에서 가장 큰 칩 면적을 차지하고 높은 전력을 요구하는 핵심 연산 블록인 FFT에 대하여 파이프라인 Radix-4 MDC 방식의 저면적 구조를 제안하였다. 나비연산기에서 Twiddle factor 복소 곱셈연산을 수행할 때, 기존의 곱셈기를 사용하지 않고 CSD형 계수의 공통패턴을 공유하여 덧셈의 수를 줄일 수 있는 Common sub-expression sharing 방식과 CORDIC 알고리즘을 사용하여 구현 면적을 감소시켰다. 제안구조는 Verilog-HDL을 통해 모델링하고 Synopsys로 논리합성한 결과 기존구조와 비교하여 복소곱셈부는 48.2%감소효과, 전체 FFT구조는 22.1%의 면적 감소효과를 달성하였다. 따라서 제안된 FFT구조는 다양한 크기의 FFT를 사용하는 OFDM용 시스템에 효율적으로 사용될 수 있는 구조임을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.648-651
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• 2001

본 논문에서는 위성방송용으로 제안되고 있는 GF(2$^{8}$ )상의 8중 오류정정 (204, 188) Reed-Solomon 복호기를 설계하고 CMOS 라이브러리를 이용하여 합성하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 오류위치 다항식을 추한 후, 오류를 판단하여, 오류치를 구하는 4단계로 이루어 지는데, 본 논문에서는 Modified Euclid 알고리즘을 사용하여 설계가 이루어졌다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, 최종적으로 Synopsys사의 합성 툴을 이용해서 회로를 합성하였다.

• 정보처리학회논문지A
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• 제8A권1호
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• pp.48-55
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• 2001

Using BDD, we can represent Boolean functions uniquely and compactly, Hence, BDD have become widely used for CAD applications, such as logic synthesis, formal verification, and etc. The size of the BDD representation for a function is very sensitive to the choice of orderings on the input variables. Therefore, it is very important to find a good variable ordering which minimize the size of the BDD. Since finding an optimal ordering is NP-complete, several heuristic algorithms have been proposed to find good variable orderings. In this paper, we propose a variable ordering algorithm based on the $\mu$O(microcanonical optimization). $\mu$O consists of two distinct procedures that are alternately applied : Initialization and Sampling. The initialization phase is to executes a fast local search, the sampling phase leaves the local optimum obtained in the previous initialization while remaining close to that area of search space. The proposed algorithm has been experimented on well known benchmark circuits and shows superior performance compared to a algorithm based on simulated annealing.

• 한국통신학회논문지
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• 제23권8호
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• pp.2113-2119
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• 1998

BOD의 최적화 문제는 논리합성과 형식검증 영역에서 필수적인 것으로 인식되고 있다. 변수 순서화 문제는 BOD의 크기와 형태에 직접적인 영향을 미치므로, 적절한 변수 순서를 구하는 문제는 매우 중요한 문제이다, 본 논문에서 는 점진적 시프팅이라 부르는 새로운 변수 순서화 알고리듬을 소개한다. 제안된 알고리듬은 기존의 시프팅 알고리듬에서의 탐색공간을 절반이하로 줄이며, 성능의 저하없이 계산시간을 크게 감소시킬 수 있다. 더욱이 점진적 시프팅 알고리듬은 시프팅 알고리듬을 비롯한 다른 변수 순서화 알고리듬에 비해 매우 단순하다. 제안된 알고리듬은 많은 벤치마크 회로를 이용한 실험에서 그 효율성이 입증되었다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.62-71
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• 2002

본 논문은 고속의 FFT 연산을 위한 DSP(Digital Signal Processor) 명령어와 그 하드웨어 구조를 제안한다. 제안된 명령어는 MAC 연산에 의존하는 기존의 DSP 칩과는 다른 새로운 연산 과정을 수행한다. 본 논문은 새로운 명령어의 원활한 수행을 위한 데이터 연산 유닛(Data Processing Unit : DPU)의 하드웨어 구조를 제안한다. 제안된 명령어 및 하드웨어 구조는 기존의 DSP 칩과 비교하여 FFT 연산 속도가 2배 향상되었다. 제안된 구조는 Verilog HDL을 사용하여 설계되었으며 0.35 ${\mu}m$ 표준 셀 라이브러리를 사용하여 수행되었다. 분석 결과 최대 동작 주파수는 약 144.5 MHz이다.