• 한국정보통신학회논문지
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• 제16권3호
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• pp.571-578
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• 2012

본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족 시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성 기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.

• 한국산학기술학회논문지
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• 제15권9호
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• pp.5744-5749
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• 2014

다출력 논리식에서 공통식을 추출하는 것은 매우 중요한 기술이다. 본 논문에서는 배타 논리합 식 산출 원리를 이용해서 공통식을 추출하는 새로운 방법을 제안하였다. 산출된 논리식은 AND, OR, NOT 연산자만을 이용해서 전체 논리식을 표현하도록 고안하였다. 공통식 산출의 수행 시간과 리터럴 개수를 줄이기 위해서 선험 방법을 제안하였다. 실험 결과 제안한 방법이 기존의 방법들보다 리터럴 개수를 줄일 수 있음을 보였다.

• 전자공학회논문지A
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• 제32A권11호
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• pp.94-104
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• 1995

In this paper, we present a new multi-level logic synthesis method for producing the multi-level circuits which can be easily tested by the pseudoexhaustive testing techniques. The method consists of four stages. In the first stage, it generates the minimum variable supports for each output of a multiple-output function. In the second stage, it removes the minimum variable supports which if used to implement the outputs, lead to inefficient pseudoexhaustive test. In the third stage, it determines the minimum variable support and logic (uncomplementary or complementary logic) for each output. In the fourth stage, it performs the multi-level logic synthesis so that each output. In the fourth stage, it performs the multi-level logic synthesis so that each output has the minimum variable support and logic determined in the third stage. To evaluate the performance and quality of the proposed method, we have experimented on the 56 benchmark examples. The results show that for 56 examples, our method obtains better results than MIS in terms of testability. Moreover, the method produces better results for 19 examples and the same results for 12 examples compared with MIS in terms of literal count although it has been developed to improve the testability.

• 한국멀티미디어학회논문지
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• 제11권12호
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• pp.1739-1748
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• 2008

When we conduct a data mining procedure on sample data sources, several rules are generated. But some rules are redundant or logically disjoint and therefore they can be removed. We suggest a new rule minimization algorithm inspired from logic synthesis to improve comprehensibility and eliminate redundant rules. The method can merge several relevant rules into one based on data mining and logic synthesis without high loss of accuracy. In case of two or more rules are candidates to be merged, we merge the rules with the attribute having the lowest information gain. To show the proposed method could be a reasonable solution, we applied the proposed approach to a problem domain constructing user preferred ontology in anti-spam systems.

• 전자공학회논문지A
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• 제28A권1호
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• pp.74-84
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• 1991

This paper presents an algorithm for technology-dependent logic optimization and technology mapping, and describes a performance-driven logic synthesis system, SILOS, implemented based on the proposed algorithm. The system analyzes circuits and resynthesizes the critical sections such that generated circuit operates opertes within time constraints, using only gate types supported by library for direct implementation. Experimental results show that the system can be a viable tool in synthesizing high-performance logic circuits.

• 한국가스학회지
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• 제5권1호
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• pp.37-44
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• 2001

운전절차 활성 시스템은 운전절차 합성에 필요한 시간과 노력을 줄여주고 좀더 자세하게 운전절차를 분석해 줄 뿐 아니라 인적오류를 줄여주거나 제거해주는 역할을 수행한다. 또한 운전절차를 생성하는데 필요한 전문가들의 지식을 가지고 있어 새로운 상황에 사용할 수 있도록 한다. 그러나 기존의 시스템들은 많은 한계성을 가지고 있다. 따라서 본 연구에서는 이러한 문제를 해결하기 위해 시간논리와 표현논리로 공정의 특성지식과 시간적인 제약조건을 다루는 새로운 접근방법을 제안하여 보일러 공장에 적용하여 그 유효성을 입증하였다.

• 컴퓨터교육학회논문지
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• 제15권1호
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• pp.65-72
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• 2012

일반적으로 논리식은 수많은 인수분해식으로 표현이 가능하다. 논리식에 대한 보다 간략화된 인수분해식을 찾는 것이 논리합성의 기본 기능 중의 하나이며 본 논문에서 논리회로 수업의 교육용 도구로 부울 인수분해식을 산출하는 새로운 방법을 제안한다. 제안하는 방법은 서포트와 함께 2개의 항에 대한 나눗셈을 수행하는 것이다. 인수분해식의 리터럴 개수는 논리식의 간략화 정도를 판단하는 기준이 되는데, 제안하는 방법으로 실험한 결과, 기존의 타 방법들 보다 리터럴 개수를 줄이는 효과를 보였다.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.564-571
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• 1996

본 논문에서는 새로운 ASIC 구조로 최근에 관심을 모으고 있는 TLU형 FPGA를 위한 순차회로 기술 매핑에 관한 것이다. 본 고에서 제안하는 TLU형 FPGA를 위한 순차회로 기술 매핑방법은 먼저 6개 또는 7개의입력을가지는 조합 및 순차 노드에대해서 전처리 기를 사용하여 한 출력 CLB에매핑하고, 매핑안된나머지 중 순차회로합병 조건에 만족 하는 6개 혹은 7개 입력 변수를 갖는 노드부터 CLB에 매핑한다. 본 고에서 제안한 순차 회로 기술 매핑 방법이 간단하면서 만족스런 수행 시간과 결과를 얻었다. 여러개의 벤치마크 화로를 sis-pga(map_together 및 map_scparate)순차회로 합성 시스템과 비교 하였으며, 실험결과는 본 시스템이 sis-pga 보다 17% 이상 성능이 좋다는 결과를 보여 주고 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.337-340
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• 2000

In this paper, we put forth a procedure that target low power logic synthesis based on XOR representation of Boolean functions, and the results of synthesis procedure are a multi-level XOR form with minimum switching activity. Specialty, this paper show a method to extract the common cubes or kernels by Boolean matrix and rectangle covering, and to estimate the power consumption in terms of the extracted common sub-functions.

• 전자공학회논문지B
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• 제31B권1호
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• pp.57-63
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• 1994

The logic function synthesis using ULM U$_h$ is constructed based on canonic Reed-Muller expansion coefficient for a given function. This paper proposes the fast synthesis algorithm using ULM U$_h$ for ternary function. By using circuit cost and synthesis method of proposed in this paper, order of control input variable minimum number of ULM U$_h$ can be decided in the synthesis of n-variable ternary function. Accordingly, this method enables to optimum circuit realization for ternary function synthesis using ULM ULM U$_h$ and can be applied to ternary function synthesis using ULM U$_h$. The complexity of search for select the order of all control input variables is (n+2)(n-1)/2.