• Journal of Power Electronics
• /
• 제14권6호
• /
• pp.1303-1313
• /
• 2014

Dynamic behavior of the harmonic detection part of an active power filter (APF) has an essential role in filter compensation performances during transient conditions. Instantaneous power (p-q) theory is extensively used to design harmonic detectors for active filters. Large overshoot of p-q theory method deteriorates filter response at a large and rapid load change. In this study the harmonic estimation of an APF during transient conditions for balanced three-phase nonlinear loads is conducted. A novel fuzzy instantaneous power (FIP) theory is proposed to improve conventional p-q theory dynamic performances during transient conditions to adapt automatically to any random and rapid nonlinear load change. Adding fuzzy rules in p-q theory improves the decomposition of the alternating current components of active and reactive power signals and develops correct reference during rapid and random current variation. Modifying p-q theory internal high-pass filter performance using fuzzy rules without any drawback is a prospect. In the simulated system using MATLAB/SIMULINK, the shunt active filter is connected to a rapidly time-varying nonlinear load. The harmonic detection parts of the shunt active filter are developed for FIP theory-based and p-q theory-based algorithms. The harmonic detector hardware is also developed using the TMS320F28335 digital signal processor and connected to a laboratory nonlinear load. The software is developed for FIP theory-based and p-q theory-based algorithms. The simulation and experimental tests results verify the ability of the new technique in harmonic detection of rapid changing nonlinear loads.

• 한국통신학회논문지
• /
• 제29권11A
• /
• pp.1271-1277
• /
• 2004

본 논문에서는 위상 오차를 개선한 디지털 사인 파형 생성을 위한 수치 제어 발진기 (NCO, Numerically Controlled Oscillator) 내의 세부 위상 조정기와 라운딩 처리기를 제안한다. 본 논문에서 제안된 세부 위상 조정기를 사용함으로써 원하는 사인 파형 출력 주파수와 클록 주파수와의 관계가 분수 관계식으로 나타나는 경우, 간단한 하드웨어의 사용으로 세부 조정값 B/A를 정확하게 처리할 수 있다. 또한 제안된 라운딩 처리기는 출력 스펙트럼 상에서 위상 잘라버림의 효과를 감소시킬 수 있다. 제안된 기술들을 cdma2000 3X 다중 반송파 채널 분리용 수치 제어 발진기에 적용하여 모의 실험한 결과 잡음 스펙트럼과 평균 자승 오차가 잘라버림 대비 8.68 dB와 5.5 dB 감소하였고, Paul 구조 대비 2.38 dB와 0.83 dB 감소함을 확인하였다.

• 한국통신학회논문지
• /
• 제33권8B호
• /
• pp.646-656
• /
• 2008

본 논문에서는 혼합형 2단 AWG 기반의 WDM-PON을 위한 MAC 칩을 설계하고 로직 시뮬레이션을 통하여 각 기능을 검증한다. 이 구조에서는 128개의 ONU와 1Gbps 용량의 32개 파장을 고려한다. 하향 전송은 각 ONU에게 할당된 별도의 단일 파장을 통하여 이루어지는 반면 상향 전송은 네 개의 ONU가 동일한 파장을 공유하도록 하였다. 따라서 동일 파장을 공유하는 ONU간 충돌을 회피하고 자원의 효율적 사용을 위하여 MAC 프로토콜이 요구된다. 이를 위해 요청/허가 기반으로 상향 채널을 공유하는 ONU 그룹 단위로 sub-MAC을 정의하여 MAC 프로토콜을 구현한다. sub-MAC은 하나의 제어부, 수신부 그리고 네 개의 송신부로 구성되므로 128개 ONU를 수용하는 가입자망은 32개의 sub-MAC을 필요로 한다. 따라서 본 논문에서는 sub-MAC 칩을 위하여 제어부의 각 기능과 기능 모듈을 정의하고 내부 신호 및 입출력 신호, 신호 간 타이밍에 따른 상태 천이도를 설계한다. 설계된 MAC 칩의 기능 검증을 위하여 ModelSIM 환경에서 로직 시뮬레이션을 수행한다.

• 한국항공우주학회지
• /
• 제38권3호
• /
• pp.228-235
• /
• 2010

본 논문에서는 틸트로터 항공기의 회전익 모드에 대한 자율비행 유도제어 알고리즘을 적응제어기법을 이용하여 설계하는 것이다. 이를 위해 우선 출력기반 근사적 궤환선형화 기법을 통하여 알고리즘의 내부루프를 구성하고 그로부터 발생하는 모델오차를 단일 은닉층-신경망을 적용하여 상쇄하였다. 그리고 리아푸노프 안정성 이론에 따른 적응제어 갱신법칙은 선형 관측기를 기반으로 설계하였다. 나아가 외부루프는 경로점 유도법칙으로부터 생성되는 궤적을 추종하도록 하였으며 특히 엄밀한 자동착륙 궤적추종 성능 향상을 위하여 방향각 및 비행경로각 시선유도법칙을 설계하였다. 틸트로터 비선형 모델 시뮬레이션 결과는 콜렉티브 입력에서 보이는 순간적인 작동기 포화현상 이외에는 만족할 만한 안정성과 추종성능을 보여 주고 있다.

• 대한전자공학회논문지SD
• /
• 제37권2호
• /
• pp.78-84
• /
• 2000

비터비 복호기는 직렬 복호 방식과 병렬 복호 방식 2 가지로 분류할 수 있다. 병렬 비터비 복호기는 직렬비터비 복호기에 비해 보다 높은 데이타율을 얻을 수 있다. 본 논문에서는 고속 멀티미디어 통신을 위한 병렬 비티비 복호기 구조를 설계하고 구현한다. 설계한 비터비 복호기는 고속 동작을 위해 64개의PE(Processing Element)를 사용해 한 클럭에 처리가 가능하도록 하였다. 또한 파이프라인 스테이지를 갖는 시스톨릭 어레이 구조의 TB(Traceback) 블럭을 설계하였다. 본 논문에서 설계한 비터비 복호기는 puncturing을 통해 부호율 1/2, 2/3, 3/4, 5/6, 7/8을 지원한다. Verilog 모델을 구현하였고 0.6㎛ Samsung KG75000 SOG 셀 라이브러리를 이용하여 논리합성을 수행하였다. 구현된 비터비 복호기는 약100,400 게이트이며 동작 속도는 worst case에서 70㎒로 기존 상용 칩들보다 빠르다.

• 한국음향학회지
• /
• 제18권2호
• /
• pp.53-60
• /
• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.

• 한국컴퓨터정보학회논문지
• /
• 제12권6호
• /
• pp.167-175
• /
• 2007

퍼지이론은 생명정보공학에서 지식을 표현하는데 활용되고 제어시스템 모델을 이해하는데 활용되어 왔다. 본 논문에서는 생명정보학의 응용 프로그램에서 중요한 데이터 분류에 초점을 맞추었다. 최적의 임계값 유도를 위한 GPCR 분류에서 기존의 순차기반 임계값 제어기법은 임계값 결정범위와 최적의 임계값 유도 시간의 문제점을 보였고, 이진기반 임계값 제어기법은 임계값 결정 초기에 시스템의 안정성에 대한 단점이 있었다. 이를 보완하기 위해 우리는 ART1 군집화를 위한 퍼지기반 임계값제어기법을 제안한다. 제안된 방법의 성능을 평가하기 위해 ART1 군집화를 위한 퍼지기반 임계값 제어기법을 구현하여 기존의 순차기반 임계값 제어기법과 이진기반 임계값 제어기법과의 인식률에 대한 구동시간의 변화, 임계값의 변화에 따른 시스템의 구동시간을 측정하였다. 퍼지기반 임계값제어 기법은 GPCR 데이터 분류에서 인식률과 구동시간에 대한 정보를 통해 분류 임계값을 조정하여 높은 인식률과 낮은 구동시간을 지속적으로 유도하여 안정적이고 효과적인 분류 시스템을 만들 수 있었다.

• 한국지진공학회논문집
• /
• 제9권4호
• /
• pp.55-66
• /
• 2005

본 논문에서는 스마트 면진장치를 효과적으로 제어하기 위하여 퍼지관리제어기를 개발하였고 그 효율성을 검토하였다. 이를 위하여 1세대 스마트 면진 벤치마크 건물을 이용하여 수치해석을 수행하였다. 대상 벤치마크 구조물은 부정형의 평면을 가지고 있는 8층 건물이고 탄성베어링과 MR 감쇠기로 이루어진 스마트 면진장치가 설치되어 있다. 본 논문에서는 다목적 유전자 알고리즘을 이용하여 원거리 지진과 근거리 지진에 대하여 각각 면진구조물을 효과적으로 제어할 수 있는 하위 퍼지제어기를 개발한다. 최적화과정에서는 구조물의 최대 및 RMS 가속도와 면진층 변위의 저감이 목적으로 사용된다. 벤지마크 건물에 지진하중이 가해지면 두 개의 하위 퍼지제어기에서는 각각 다른 명령전압이 제공되는데 이 명령전압들은 퍼지관리제어기의 추론과정에 기반하여 실시간으로 참여율이 조절되어 하나의 명령전압으로 조합된다. 수치해석을 통하여 제안된 퍼지관리제어기법을 사용함으로써 상부구조물의 응답과 면진층의 변위를 효과적으로 줄일 수 있음을 확인할 수 있다.

• 한국통신학회논문지
• /
• 제16권1호
• /
• pp.46-56
• /
• 1991

본 논문에서는 16위도 X 8비트 Content Addressable and Reentrant Memory(CARM)를 설계하였다. CARM은 읽기, 저장, 매칭, 리엔트린트(Reentrant)의 4가지 동작 모드를 수행한다. CARM의 읽기와 저장 동작은 기존의 스태틱 RAM과 같다.CARM은 집 장에서 레영역 회수(Garbate collection)를 조건적으로 수행할 수 있는 리엔트런트 동작을 가지고 있다. 이러한 기능은 다이내믹 데이타 플로우 컴퓨터의 고속 매칭 유닛에 사용될 수 있다. CARM은 또한 매칭어드레스를 그들의 우선권에 따라 순차적으로 인코딩을 할 수 있는 기능을 가지고 있다. 이러한 CARM은 전체적으로 메모리 셀, 순차적 어드레스 인코더(Sequential Address Encoer, S.A.E), 리엔트런트 동작, 읽기/저장 제어, 데이타/마스크 레지스터, 감지 증폭기, 인코더, 디코더 등의 8개의 블럭으로 구성된다.CARM은 데이타 플로우 컴퓨터, 패턴 인식,테이블 룩업(Table look-up), 영상처리 등에 응용될 수 있을 것이다. 설계된 회로에 대해 각 동작별로 Apollo 워크스테이션의 QUICKSIM을 이용하여 논리 시물레이션을 하였고, 각 블럭별 회로의 SPICE 시뮬레이션을 하였다. 시뮬레이션결과 액세스 타임은 26ns였고, 매치 동작을 수행하는 데에는 4lns의 자연시간이 소요됐다. 결체 레이아웃은 3{\;}\mu\textrm{m} n well CMOS 공정에 따른 설계 규칙을 이용하여 수행하였다.

• 한국지능시스템학회논문지
• /
• 제8권2호
• /
• pp.70-81
• /
• 1998

본 논문은 저비용이면서 정확한 비퍼지화 연산을 수행하는 새로운 COA(Center of Area) 비퍼지화기를 제안한다. 제안한 COA 비퍼지화기의 정확성은 비퍼지화 연산시 소속값뿐 아니라 소속 함수의 폭을 고려함으로서 얻어진다. 제안한 COA 비퍼지화기의 저비용성은 비퍼지화 연산시 요구되는 나눗셈 연산을 좌.우측 모멘트의 균형점을 찾는 것으로 대신함으로서 얻어진다. 제안한 COA 비퍼지화기는 승산기가 부가적으로 필요하고 모멘트의 균형점을 찾는데 많은 시간이 걸리는 단점이 있다. 첫번째 단점은 승산기를 확률적 AND 연사으로 대치함으로서 극복되고, 두번째 단점은 모멘트의 균형점을 빠르게 탐색하는 coarse-to-fine 탐색 알고리즘에 의해 해결된다. VHDL 시뮬레이션을 통해 제안한 COA 비퍼지화기를 트럭 후진 주차 문제에 적용한 결과 기존의 COA 비퍼지화기보다 향상된 평균 주행 거리 특성을 보임을 확인하였다.