• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 춘계학술발표논문집 1부
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• pp.18-23
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• 2010

본 논문에서는 4$\times$4 버틀러 매트릭스에 대하여 연구 및 고찰 한다. 셀룰러 대역의 주파수인 824~894MHz대역에서 신호를 균등하게 통과시키고, 위상의 차이를 균일하게 분배시키는 회로로 구현 되었다. 기존의 버틀러 매트릭스는 단층 기판 구조로 구현 되었지만, 본 연구는 다층 기판구조로 설계하여 크기가 보다 더 축소되었다. 마이크로스트립 구조인 $90^{\circ}$ 하이브리드 커플러 대신에 크기를 보다 더 효율적으로 줄이기 위하여 LTCC 커플러를 사용한다. 4$\times$4 버틀러 매트릭스의 설계는 Ansoft사의 Designer V3.5와 HFSS V11을 사용한다. 그리고 시뮬레이션 한 후 실제 제작한 버틀러 매트릭스를 측정하여 비교한 결과 매우 우수한 특성을 얻었다.

• 한국전자파학회논문지
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• 제17권7호
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• pp.694-705
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• 2006

본 논문은 Ku 위성 방송 대역에서 동작하는 선형 능동 위상 배열 안테나 시스템의 설계 및 실험에 관한 것으로, 안테나 시스템은 16개의 방사 능동 채널 및 16 채널 입력의 윌킨슨 전력 결합기 그리고 안정화 직류 전원 및 위상 제어 보드로 구성된다. 각 능동 채널 내에는 3-비트 디지털 위상 천이기가 존재하여 제어부로부터 위상을 제어 받아 전자적인 안테나 빔을 형성할 수 있다. 측정된 각 능동 채널간의 진폭 및 위상 편차는 각각 ${\pm}0.8dB$ 이하 및 ${\pm}15^{\circ}$ 이하였으며, 각 능동 채널의 잡음 지수는 동작 대역 내에서 1.2 dB 이하의 성능을 갖는다. 전체 안테나 시스템의 측정 성능은 동작 대역 내에서 23.07 dBi 이상의 안테나 이득과 - 11.17 dBc 이하의 사이드로브 레벨 그리고 정방향에서 -12.75 dBc 이하의 교차 편파 레벨을 보여 주었다. 또한, 능동 채널내 위상 제어를 통해 $10^{\circ},\;20^{\circ},\;30^{\circ}$의 빔 스캔 방사 패턴이 측정되었으며, 이때, 각각 1.1 dB, 2.5 dB, 3.6 dB의 빔 스캔 손실 성능을 보여 주었다.

• 한국전자파학회논문지
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• 제14권4호
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• pp.413-420
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• 2003

본 논문에서는 위성통신용 능동 위상배열 안테나에서 주파수 스캔 효과에 의하여 발생하는 안테나 빔 패턴의 지향 오차를 보상하는 방법을 제안한다. 능동 위상배열 안테나가 두 개의 빔 패턴을 위하여 두 개의 배열이 직렬 연결되고 배열 수가 비대칭인 경우에, 두 빔의 적용 주파수가 다르고 주파수 간격이 크며 빔 폭이 좁고 스캔각이 크면 안테나는 주파수 스캔 효과에 의해 빔 지향 오차가 발생한다 제안되는 수식을 사용하면, 빔 지향오차 각을 예측하여 계산할 수 있으며 이를 보상하는 능동 위상배열 안테나의 위상제어 값을 계산할 수 있다. 본 논문에서는 첫째 층 32$\times$4 배열과 둘째 층 4$\times$2 배열 구조로부터 두 개의 안테나 빔을 가지고, 7.25 GHz~7.75 GHz 주파수 대역에서 두 빔의 주파수 편차가 최대 500 MHz(6.7 %)이며, 주파수 스캔 범위가 0$^{\circ}$~$\pm$35$^{\circ}$이고, 35.6 dBi 이득과 2.2$^{\circ}$의 3 dB 빔 폭을 가지는 능동 위상배열 안테나 시스템을 제작하고, 주파수 스캔효과에 의한 빔 지향 오차를 제안된 방법의 적용 전과 적용 후에 측정 비교하였다. 주파수 스캔 효과에 의한 빔 지향 오차는 보상 전에 최대 2.5$^{\circ}$였으나, 보상 후에는 최대 0.2$^{\circ}$오차로 감소하였다. 제안된 보상으로 안테나 시스템은 7 dB 신호감쇄가 보상되었다. 제안된 보상으로 능동 위상배열 안테나는 통신을 위한 목표 위성을 정확하게 지향할 수 있다.

• 전기전자학회논문지
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• 제7권2호
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• pp.236-244
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• 2003

본 논문에서는 기존에 값비싼 BiCMOS 공정으로 주로 구현되던 이동통신 단말기용 RF단 및 IF단 회로들을 CMOS 회로로 설계하고, 최종적으로 PCS 대역 송신용 CMOS RF/IF 단일 칩을 설계하였다. 설계된 회로는 IF PLL 주파수합성기, IF Mixer, VGA등을 포함하는 IF 단과, SSB RF Mixer 블록과 구동 증폭기를 포함하는 RF 단으로 구성되며, 디지털 베이스밴드와 전력증폭기 사이에 필요한 모든 신호처리를 수행한다. 설계된 IF PLL 주파수합성기는 100kHz의 옵셋 주파수에서 -114dBc/Hz의 위상잡음 특성을 보이며, lock time은 $300{\mu}s$보다 작고, 3V 전원에서 약 5.3mA의 전류를 소모한다. IF Mixer 블록은 3.6dB의 변환이득과 -11.3dBm의 OIP3 특성을 보이며, 3V 전원에서 약 5.3mA의 전류를 소모한다. VGA는 모든 이득 설정시 3dB 주파수가 250MHz 보다 크며, 약 10mA의 전류를 소모한다. 설계된 RF단 회로는 14.93dB의 이득, 6.97dBm의 OIP3, 35dBc의 image 억압, 31dBc의 carrier 억압 등의 특성을 보이며, 약 63.4mA의 전류를 소모한다. 설계된 회로는 현재 $0.35{\mu}m$ CMOS 공정으로 IC 제작 중에 있다. 전체 칩의 면적은 $1.6㎜{\times}3.5㎜$이고 전류소모는 84mA이다.

• 대한방사선기술학회지:방사선기술과학
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• 제32권4호
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• pp.361-370
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• 2009

골밀도의 질 관리는 검사를 시행하는 방사선사들의 책임과 의무이다. 하지만 질 관리의 이해 부족과 방법의 무지로 인한 잘못된 결과는 환자에게 치명적인 오류를 범할 수 있다. 따라서 이 논문은 올바른 질 관리의 이해와 방법을 기술하여 검사자 및 환자, 의뢰의사에게 골밀도 검사의 신뢰성을 확보하는 것을 목적으로 한다. 이중 에너지 엑스선 골밀도 기기(dual energy X-ray absorptiometry, DXA)는 골밀도 측정은 정확도와 정밀도가 우수하여야 작은 골량의 변화에도 진정한 생물학적 변화를 알 수 있다. 따라서 정확도와 정밀도를 높이기 위한 수단으로 장비 및 검사자의 올바른 질 관리가 지속적으로 이루어져야 한다. 올바른 장비관리방법은 매일 아침 장비 보정 질 관리 후 제조사에서 권고하는 팬텀을 이용하여 10~25회 측정하여 평균값을 구하고 이를 기준으로 허용 범위(${\pm}1.5%$)를 지정한다. 팬텀의 측정은 검사가 있는 날에 매일 측정하거나 일주일에 3회 이상 측정하여 실제 골밀도의 값의 변화 유무를 확인하여야 한다. 또한 측정된 팬텀의 골밀도수치를 기록 한 Shewart control chart를 Rule에 따라 평가한다. 이러한 관리는 장비의 설치 및 이동 시에 반드시 행해져야 한다. 검사자 관리방법은 정밀도 측정으로 평가하는데 정밀도는 재검사하였을 때에 실제 생물학적 변화 없이 수치상의 결과 값을 똑같이 재현될 수 있는지 알아보는 것이다. 측정 방법은 골밀도 검사를 진행하면서 환자를 두번씩 30번 측정하는 방법과 세번씩 15번 측정하는 방법이 있다. 측정에서 중요한 것은 한 번 검사 후 두번째나 세번째 검사에서도 반드시 검사 테이블에서 내려왔다 다시 올라가서 검사를 해야 한다. 측정된 골밀도수치로 정밀오차를 산출하고 95% 신뢰수준으로 정밀오차에 2.77을 곱하여 최소한의 생물학적 골밀도 변화를 산출한다. 산출된 값을 최소한의 의미있는 변화라고 표현하며 이 값을 넘어섰을 경우가 진정한 생물학적 변화구간이라고 할 수 있다. 검사자의 정도관리는 처음 검사를 시작하는 경우와 장비의 이동 및 교체 시에 반드시 행해져야하며 지속적으로 이루어져야 한다. 골밀도 검사를 시행하는 방사선사의 올바른 질 관리의 수행은 장비의 수명 연장과 정확한 결과의 산출로 이어져 검사의 신뢰성 확보와 환자 및 방사선사에게 부적절한 검사로 인한 방사능 노출의 최소화에 도움을 줄 것이다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.