• 전자공학회논문지D
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• 제36D2호
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• pp.48-54
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• 1999

차세대 CMOS용 구조에서 래치업 특성을 최소화하는 고에너지 이온주입을 이용한 retrograde well과 게더링(매몰층)의 최적 공정 설계 변수 값들을 구했다. 본 논문에서는 두 가지의 모의 모델 구조를 제안하고, Silvaco사의 Athena와 Atlas 툴에 의한 모의실험 결과를 비교 분석하였다. 첫 번째 모델은 게더링층과 retrograde well,을 조합한 구조이며 트리거전류가 600 ${\mu}A/{\mu}m$ 이상의 결과를 얻었고, 두 번째 모델은 twin retrograde well을 이용하여 유지전류가 2500${\mu}A/{\mu}m$ 이상의 결과를 얻었다. 모의실험결과 두 모델 모두 도즈량이 많을수록 패치업 면역 특성이 좋아짐을 보았다. 모의실험 조건에서 두 모델 모두 n'-p' 간격은 2${\mu}m$로 고정하였다.

• 전기전자학회논문지
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• 제21권1호
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• pp.7-12
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• 2017

본 논문에서는 Latch-up 면역과 우수한 면적 효율성을 갖는 고전압용 ESD 보호회로를 제안한다. 제안된 회로는 기존의 SCR에 대하여 플로팅 영역 삽입과 세그먼트 레이아웃 기법을 적용함에 따라 매우 높은 홀딩 전압을 갖는다. 제안된 ESD 보호회로는 세그먼트 레이아웃 기법을 이용하여 높은 면적 효율을 지닌다. 제안된 소자는 일반적인 SCR의 3.39V의 홀딩 전압과 비교하여 21.67V의 높은 홀딩 전압을 가진다. 제안된 소자의 전기적 특성은 Synopsys사의 TCAD를 통해 검증하였으며, 0.18 BCD 공정을 이용한 실제 제작을 통해 증명하였다.

• 한국항공우주학회지
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• 제34권2호
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• pp.56-67
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• 2006

위성개발 시 비용의 절감과 효율적인 설계 보장을 위해 신뢰성과 고장모드 분석이 필요하지만, COTS 소자를 사용하는 소형위성의 경우 통상 제작자로부터 소자에 대한 실패율이 제공되지 않기 때문에 신뢰성 계산이 어렵다. 이 논문에서는 실패율 예측을 위해 MIL-HDBK-217F의 시험적/경험적 데이터에 기초한 방법을 사용하였고, MIL-HDBK -217F에서 고려되지 않은 방사능 환경을 실패율 예측에 반영하기 위해 방사능 효과들 중 신뢰도에 영향을 미칠 수 있는 $10^-9$failures/device/$10^6$hours 이상의 발생확률을 갖는 SEL 발생확률을 실패율 예측 결과에 추가로 반영하였다. 결국 본 논문은 실패율이 제공되지 않는 COTS 소자를 사용하는 저가 소형위성에 대해 통계적 기법을 이용한 새로운 신뢰성 해석 방법을 제안하고, 현재 개발 중인 25kg급의 초소형위성인 HAUSAT-2에 이 방법을 적용하여 분석한 결과를 보여준다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1156-1161
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• 2020

본 논문에서는 기존 단방향 SCR의 구조적인 변경을 통해 향상된 전기적 특성을 갖는 새로운 ESD 보호회로를 제안한다. 제안된 ESD 보호회로는 삽입 된 N+ Floating 및 P+ Floating 영역으로 인해 높은 Holding Voltage 특성을 가져 Latch-up 면역특성이 향상되었다. 또한 구조적인 변경으로 모든 4가지 유형(PD, PS, ND, NS)의 Zapping Mode에서 ESD 방전이 가능하므로 단방향 SCR보다 우수한 면적효율을 가진다. 그리고 기생 바이폴라 트랜지스터의 베이스 길이에 해당하는 P+ floating, N+ floating 길이와 P+ floating과 N+ floating 사이의 거리를 설계변수로 지정하였으며, 높은 Holding Voltage를 갖는 것을 Synopsys 사의 TCAD Simulator를 통해 검증하였다.

• 한국소프트웨어감정평가학회 논문지
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• 제16권2호
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• pp.109-115
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• 2020

본 논문에서는 어댑터나 배터리에 의해 단일전원을 공급받는 IT기기에서, 저렴한 buck 소자를 이용해 마이너스 전압을 발생할 때 발생하는 문제점을 분석하였다. 원인 분석을 위해 buck 소자의 동작원리와 inverter 회로의 원리를 살펴보고, buck 소자를 이용해 inverter 회로를 구성했을 떄의 회로적 특성을 분석하였다. 분석 결과 buck 소자를 이용한 inverter회로는 초기에 큰 기동전류가 필요함을 확인하였으며, 특히 전원을 공급하는 회로에서 기동전류에 미치지 못하는 전류용량일 경우 래치 업 현상과 유사한 상태에 빠질 수 있음을 확인하였다. 분석결과를 확인하기위해 실험회로를 구성하고 입력전류를 확인한 결과, 공급전류가 충분한 경우 과전류가 흐르면서 기동됨을 확인하고, 공급전류가 충분치 않은 경우에는 회로가 기동하지 못해 래치 업 현상이 발생해 회로 전체가 위험상태에 도달함을 확인하였다.

• Design & Manufacturing
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• 제17권3호
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• pp.15-20
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• 2023

In the fine blanking process, which is a press operation known for producing parts with narrow clearances and high precision through the application of high pressure, die roll often occurs during the shearing process when the punch penetrates the material. This die roll phenomenon can significantly reduce the functional surface of the parts, leading to decreased product performance, strength, and fatigue life. In this research, we conducted an in-depth analysis of the factors influencing die roll in the curvature area of the fine blanking process and identified its root causes. Subsequently, we designed and experimentally verified a die roll reduction process specifically tailored for the door latch manufacturing process. Our findings indicate that die roll tends to increase as the curvature radius decreases, primarily due to the heightened bending moment resulting from reduced shape width-length. Additionally, die roll is triggered by the absorption of initial punch energy by scrap material during the early shearing phase, resulting in lower speed compared to the product area. To mitigate the occurrence of die roll, we strategically selected the Shaving process and carefully determined the shaving direction and clearance area length. Our experiments demonstrated a promising trend of up to 75% reduction in die roll when applying the Shaving process in the opposite direction of pre-cutting, with the minimum die roll observed at a clearance area length of 0.2 mm. Furthermore, we successfully implemented this approach in the production of door latch products, confirming a significant reduction in die roll. This research contributes valuable insights and practical solutions for addressing die roll issues in fine blanking processes.

• 한국산학기술학회논문지
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• 제17권10호
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• pp.499-508
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• 2016

사출 성형 방법은 금형내부에 가소화된 수지를 높은 압력으로 사출한 후 경화시켜 제품을 만드는 방법으로 자유로운 형상제조가 가능하며 수 만개의 제품생간이 가능한 장점을 가지고 있다. 본 논문에서는 사출성형 해석을 통하여 차량용 도어래치 공정조건을 결정하는 것이다. 적합한 사출성형 공정의 사출 유량을 선정하기 위하여, 사출 시간, 압력, 유동 패턴, 고화영역, 전단응력, 전단률, 웰드라인을 비교한1차 해석과 금형 온도 안정화 및 보압과 냉각 공정 조건 결정을 위한 2차 해석을 진행하여, 사출성형 특성과 제품 품질에 미치는 영향을 고찰하였다. 이에 따라 선정된 사출 성형 공정 조건으로 금형을 설계하고, 제품을 생산하였을 때 성형품의 외관을 관찰한 결과 웰드라인과 기공들이 존재하지 않음을 알 수 있었고, 시제품과 변형량을 비교하였을 때 문제가 없음을 확인할 수 있었다. 따라서 선정된 조건으로 제품을 생산하였을 때 기존 제품에 비해 불량률을 줄일 수 있으며, 제품 생산 시간의 손실을 최소화 하여 경쟁력을 확보할 수 있을 것이라 판단된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1953-1955
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• 1999

The effects of the local lifetime control on the characteristics of IGBT are investigated using the 2-dimensional device simulator, MEDICI. Many lumped resistive turn-off simulations are carried out to analyze the effects of the minority carrier lifetime, the width, and the position of the region with a reduced local minority carrier lifetime. As a result of these simulations, it is concluded that the on state voltage drop$(V_{CE,SAT})$ is only slightly increased while the switching behavior is greatly improved if the low lifetime region is properly set. And these results are compared with IGBTs having uniform lifetime.

• 한국전기전자재료학회논문지
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• 제25권3호
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• pp.187-192
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• 2012

Development of new efficient, high voltage switching devices with wide safe operating area and low on-state losses has received considerable attention in recent years. One of those structures with a very effective geometrical design is the trench gate Insulated Gate Bipolar Transistor(IGBT).power IGBT devices are optimized for high-voltage low-power design, decided to aim. Class 1,200 V NPT Planer IGBT, 1,200 V NPT Trench IGBT for class has been studied.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2004년도 Proceedings of ISRS 2004
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• pp.440-443
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• 2004

As a main management unit of MSC, PMU controls the MSC payload operation by issuing commands to other subunit and PMU internal modules. One of these main control functions is to drive the APS(Antenna Pointing System) when APS motion is required. For this purpose, SBC(Single Board Computer) for calculating motor commands and APDE for driving APM(Antenna Pointing Mechanism) by PWM signal operate inside PUM. In this paper, details on APDE design shall be described such as electronic board architecture, primary and redundant design concept, Cross-Strap, FPGA contents and latch-up immune concept, etc., which shall show good practices of electronic board design for space program.