• Journal of Computing Science and Engineering
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• 제7권4호
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• pp.285-299
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• 2013

To enable hard real-time systems to take advantage of multicore processors, it is crucial to obtain the worst-case execution time (WCET) for programs running on multicore processors. However, this is challenging and complicated due to the inter-thread interferences from the shared resources in a multicore processor. Recent research used the combined cache conflict graph (CCCG) to model and compute the worst-case inter-thread interferences on a shared L2 cache in a multicore processor, which is called the CCCG-based approach in this paper. Although it can compute the WCET safely and accurately, its computational complexity is exponential and prohibitive for a large number of cores. In this paper, we propose three counter-based approaches to significantly reduce the complexity of the multicore WCET analysis, while achieving absolute safety with tightness close to the CCCG-based approach. The basic counter-based approach simply counts the worst-case number of cache line blocks mapped to a cache set of a shared L2 cache from all the concurrent threads, and compares it with the associativity of the cache set to compute the worst-case cache behavior. The enhanced counter-based approach uses techniques to enhance the accuracy of calculating the counters. The hybrid counter-based approach combines the enhanced counter-based approach and the CCCG-based approach to further improve the tightness of analysis without significantly increasing the complexity. Our experiments on a 4-core processor indicate that the enhanced counter-based approach overestimates the WCET by 14% on average compared to the CCCG-based approach, while its averaged running time is less than 1/380 that of the CCCG-based approach. The hybrid approach reduces the overestimation to only 2.65%, while its running time is less than 1/150 that of the CCCG-based approach on average.

• 한국정보과학회논문지:시스템및이론
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• 제27권1호
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• pp.68-80
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• 2000

모듈화된 구조를 지향하는 현대 소프트웨어 기술의 발전은 캐시 메모리의 성능에 큰 변화를 가져오고 있다. 최근 운영체제 분야에서 새로운 설계 기술로 부각되고 있는 마이크로커널은 모듈화된 구조를 가지고 있어 이식성과 확장성이 우수하지만, 모노리딕 커널에 비하여 성능이 저하되는 현상을 보이기도 한다. 본 논문에서는 마이크로커널 기반 운영체제에서 발생하는 성능 저하의 근본적인 원인을 규명하기 위하여, 커널의 구조적 특성이 캐시 메모리의 성능에 미치는 영향을 정량적으로 분석하였다. Intel Pentium Pro 프로세서 상에서의 실험 결과， 마이크로커널 구조는 모노리딕 커널 구조에 비하여 L1, L2 캐시와 TLB 접근 실패율을 크게 증가시키며, IPC 보다는 캐시 메모리의 효율성이 운영체제 성능에 미치는 영향이 더욱 크다는 사실을 발견하였다. 그리고, 이러한 현상은 마이크로커널의 구조적 특성으로 인하여 빈번히 발생하는 문맥 교환의 영향임을 확인하였다.

• 정보과학회 논문지
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• 제41권11호
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• pp.871-877
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• 2014

캐쉬 교체 기법은 캐쉬 미스를 감소시키기 위해서 개발되었다. 마이크로프로세서와 주기억장치의 속도 차이를 해결하기 위해서는 캐쉬 교체 기법의 성능이 중요하다. 일반적인 캐쉬 교체 기법으로는 LRU 기법이 있으며 대부분의 마이크로프로세서에서 캐쉬 교체 기법으로 LRU 기법을 사용한다. 그러나, 최근의 연구에 따르면 LRU 기법과 최적 교체(OPT) 기법 간의 성능 차이는 매우 크다. LRU 기법의 성능은 많은 연구를 통해서 검증되었지만, 캐쉬 사상방식이 높아질수록 LRU 기법과 OPT 기법의 성능 차이는 증가한다. 본 논문에서는 기존의 LRU 기법을 활용하여 캐쉬 성능을 향상시키는 캐쉬 교체 기법을 제안하였다. 제안된 캐쉬 교체 기법은 캐쉬 블록의 접근율에 따라 교체 대상을 선정하여 캐쉬 블록을 교체시킨다. 제안된 캐쉬 교체 기법은 512KB L2 캐쉬에서 기존의 LRU 기법과 비교하여 평균 15%의 미스율을 감소시켰고, 프로세서 성능은 4.7% 향상됨을 알 수 있다.

• 한국정보과학회논문지:데이타베이스
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• 제32권1호
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• pp.12-23
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• 2005

지난 10년간 CPU의 속도는 메모리의 속도에 비해 급속한 속도로 발전하였다 그 결과 데이터 베이스 시스템을 포함한 다른 컴퓨터 응용분야에서 메모리의 접근이 병목현상을 일으키게 되었다. 메모리의 접근 속도를 줄이기 위해 캐시 메모리가 도입되었다 하지만 캐시 메모리는 원하는 데이타가 캐시에 옮겨져 있어야 메모리 접근 속도를 줄일 수 있다. 때문에 응용프로그램에서 데이타를 어떤 순서로 액세스 하느냐에 따라 캐시의 활용도가 달라지고 응용프로그램의 성능이 달라지게 된다. 이 시점에서 현재 컴퓨터에서 B+-트리가 T-트리보다 더 빠르다는 사실이 알려졌다. B+-트리가 T-트리보다 캐시를 더 효율적으로 사용하기 때문이다. 또한 B+-트리를 개선하여 캐시를 더욱 효율적으로 사용하는 CSB+-트리(Cache Sensitive B+-tree)가 제안되기도 하였다 본 논문의 목표는 T-트리가 캐시를 효율적으로 사용하도록 새로운 T-트리 구조를 개발하는 것이다. CSB+-트리와 같이 시스템의 L2 캐시를 최대한 활용하며 기존 T-트리가 가지는 장점을 가지는 새로운 CST-트리(Cache Sensitive T-트리)를 설계 개발하고, 실험을 통해 기타 다른 인덱스 구조에 비교하여 CST-트리의 우수성을 보인다.

• Journal of Computing Science and Engineering
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• 제11권2호
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• pp.58-68
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• 2017

While graphics processing units (GPUs) can be used to improve the performance of real-time embedded applications that require high throughput, it is challenging to estimate the worst-case execution time (WCET) of GPU programs, because modern GPUs are designed for improving the average-case performance rather than time predictability. In this paper, a reordering framework is proposed to regulate the access to the GPU data cache, which helps to improve the accuracy of the estimation of GPU L1 data cache miss rate with low performance overhead. Also, with the improved cache miss rate estimation, tighter WCET estimations can be achieved for GPU programs.

• 한국통신학회논문지
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• 제33권10C호
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• pp.798-804
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• 2008

본 논문에서는 마이크로프로세서의 영상 정보 처리 시 L2 캐시의 오류검출 및 정정 회로의 저 전력을 구현하기 위한 오류정정 회로를 제안 하였다. 영상 정보 처리 시에 마이크로프로세서의 L2 캐시에 접근하는 입출력 데이터를 분석하기 위하여 Simplescalar-ARM 사용하여 데이터 입출력에 대한 빈도와 32 bit 처리를 위한 각 bit에 대한 변화율에 대해서 분석한다. 변화량이 많은 비트와 변화량이 적은 비트를 추출하고, 변화의 유사성을 가지는 비트들의 배치를 고려하여 저 전력을 구현할 수 있는 H-matrix를 제안하고 회로를 구현한다. H-spice를 이용하여 구현된 회로와 기존 마이크로프로세서에서 사용하는 Odd-weight-column code의 전력소모에 대한 비교를 위하여 시뮬레이션을 수행하였다. 실험결과 Odd-weight-column code 대비 17%의 소비전력을 감소시킬 수 있었다.

• 한국차세대컴퓨팅학회논문지
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• 제13권3호
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• pp.72-83
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• 2017

GPU는 다수의 워프를 병렬적으로 수행함으로써 레이턴시를 숨기면서 높은 처리량을 제공할 수 있다. 만약 GPU에서 캐쉬에 대한 요청이 미스를 발생시킨다면 하위 메모리로부터 요청한 데이터를 받을 때까지 MSHR(Miss Status Holding Register)을 통해 미스 정보를 추적하고 다른 워프를 수행한다. 최신 GPU에서는 캐쉬 자원에 대한 과도한 요청이 발생한 경우 자원점유 실패가 발생하여 GPU 자원을 충분히 활용할 수 없는 경우가 자주 발생한다. 본 논문에서는 MSHR 자원 부족으로 인해 발생하는 성능 감소를 줄이고자 새로운 워프 스케줄링 기법을 제안한다. L1 데이터 캐쉬에서 각 워프별 캐쉬 미스율은 긴 사이클 동안 비슷하게 유지되는 특성을 이용하여 각 워프들의 캐쉬 미스율을 예측하고, 이를 바탕으로 MSHR의 자원을 더 이상 사용할 수 없는 상태에서는 낮은 캐쉬 미스율을 보일 것으로 예측되는 워프들과 연산 위주 워프들을 우선적으로 이슈 한다. 제안하는 기법은 예측된 캐쉬 미스율과 MSHR 상태를 기반으로 캐쉬 자원을 더 효율적으로 사용함으로써 GPU 성능을 향상시킨다. 실험 결과, 제안된 기법은 LRR(Loose Round Robin) 정책에 비해 자원점유실패 사이클이 25.7% 감소하고 IPC(Instruction Per Cycle)가 6.2% 증가한다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.663-674
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• 2005

계층적 메모리 구조를 사용하는 시스템에서 상위 캐쉬의 적중률은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 시스템 설계 시 전력 효율성이 중요한 고려사항이 되고 있는 최근에는 전력 소모량이 많은 하위 캐쉬로의 접근을 줄이기 위해 상위 캐쉬의 적중률을 높이는 방안이 더욱 부각되고 있다. 본 논문에서는 선택적 희생 캐쉬를 이용하여 상위 캐쉬의 적중률을 높임으로써 저전력 고성능 시스템을 설계하는 방안을 제안하고자 한다. 희생 캐쉬는 직접 사상 1차 캐쉬에서의 충돌 미스로 인한 메모리 시스템의 성능 저하를 줄이기 위해 추가되는 모듈이다 제안하는 구조는 희생 캐쉬로의 데이타 할당 정책을 변형하여 재참조 가능성이 높은 데이타를 보다 오랜 시간동안 상위 캐쉬 내에 유지시킴으로써 상위 캐쉬의 적중률을 높이고, 이를 통해 접근 시간이 길고 전력 소모량이 많은 하위 캐쉬로의 접근 횟수를 줄이고자 한다. 참조 기반 희생 캐쉬는 1차 캐쉬에서 교체되는 데이타 중에서 프로세서에 의해 많이 참조되었던 데이타만을 골라서 할당한다. 교체 기반 희생 캐쉬는 1차 캐쉬에서 교체되는 데이타 중에서 충돌 미스가 자주 발생하는 위치에 할당되었던 데이타만을 골라서 할당한다. Wattch를 사용한 실험 결과 제안하는 구조는 기존의 희생 캐쉬 시스템보다 좋은 성능을 보일뿐 아니라, 전력 효율성도 높음을 알 수 있다.

• 한국통신학회논문지
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• 제36권1B호
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• pp.80-85
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• 2011

현재 광대역 통합망의 사용으로 인해 확장된 망을 사용하는 트래픽의 양이 많아지고, 어플리케이션의 발달로 인해 트래픽의 종류도 증가하고 있다. 특히 IPTV, VOD, 온라인 게임 등의 멀티미디어 속성을 가진 트래픽의 증가가 두드러지고 있다. 이러한 멀티미디어 트래픽은 페이로드의 크기가 클 뿐만 아니라 실시간 처리를 요하기 때문에 라우터에서 트래픽 속성에 따라 차등한 대역폭을 지원하는 연구가 진행 중에 있다. 트래픽의 속성을 정확히 구분하기 위해선 어플리케이션 계층을 분석하여야 하는데, 기존의 네트워크 프로세서 구조에선 L2-4 처리와 L7처리를 순차적으로 처리하고 있다. 본 논문에서는 L2-4와 L7을 병렬로 처리하기 위해 글로벌 캐시를 둔 새로운 병렬 네트워크 프로세서 구조를 제안한다. 제안하는 구조를 검증하기 위해 기존의 네트워크 시스템과 제안한 구조의 네트워크 시스템을 SystemC로 모델링하였으며, L2-4, L7 처리 시간을 측정하기 위해 EEMBC-와 SNORT를 이용하여 동일한 시스템에서 시뮬레이션 하였다. 멀티미디어 속성의 동일한 트래픽이 연속적으로 입력될 경우 제안한 구조에서 약 85%의 성능 향상을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.24-27
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• 2007

주기억 색인 기법인 Tmr-트리가 R-트리에 비해서 삽입시간이 오래 걸린다는 단점이 있다. 본 논문은 L2 캐시를 최대한 활용하여 기존 Tmr-트리의 장점을 가지는 새로운 CSTmr-트리(Cache Sensitive Tmr-트리)구조를 제안하고, 이 구조에 삽입, 삭제 등의 알고리즘을 제안하였다. 제안한 구조와 알고리즘을 다른 인덱스 구조와 비교하여 CSTmr-트리의 우수성을 보인다.