• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.163-165
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• 2014

In this paper, we propose a world's first programmable video processing platform for video quality enhancement of 8K ($7680{\times}4320$) UHD (Ultra High Definition) TV at 60 frames per second. To support huge computation and memory bandwidth of video quality enhancement for 8K resolution, the proposed platform has unique features like symmetric multi-cluster architecture for data partitioning, ring data-path between clusters to support data pipelining, on-the-fly processing architecture to reduce DDR bandwidth, flexible hardware to accelerating common kernel in video enhancement algorithms. In addition to those features, general programmability of SRP (Samsung reconfigurable processor) as main core of the proposed platform makes it possible to upgrade continuously video enhancement algorithm even after the platform is fixed. This ability is very important because algorithms for 8K DTV is under development. The proposed sub-system has been embedded into SoC (System on Chip) and new 8K UHD TV using the programmable SoC is expected at CES2015 for the first time in the world.

• 한국산업융합학회 논문집
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• 제3권2호
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• pp.167-178
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• 2000

Software RAID(Redundant Arrays of Inexpensive Disks) is defined as a storage system that provides capabilities of hardware RAID, and guarantees high reliability as well as high performance. In this paper, we propose an enhanced disk scheduling algorithm and a scheme to guarantee reliability of data. We also design and implement software RAID by utilizing these mechanism to develop a storage system for multimedia applications. Because the proposed algorithm improves a defect of traditional GSS algorithm that disk I/O requests arc served in a fixed order, it minimizes buffer consumption and reduces the number of deadline miss through service group exchange. Software RAID also alleviates data copy overhead during disk services by sharing kernel memory. Even though the implemented software RAID uses the parity approach to guarantee reliability of data, it adopts different data allocation scheme. Therefore, we reduce disk accesses in logical XOR operations to compute the new parity data on all write operations. In the performance evaluation experiments, we found that if we apply the proposed schemes to implement the Software RAID, it can be used as a storage system for small-sized video-on-demand servers.

• 정보보호학회논문지
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• 제23권6호
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• pp.1049-1055
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• 2013

스마트폰은 사용자가 필요한 응용프로그램(이하 앱)을 선택하여 설치할 수 있어서 그 활용도가 점차 확대되고 있다. 앱에 따라서 계정정보, 금융정보 등 민감한 정보가 저장되며, 반드시 안전하게 암호화되어야 한다. 안드로이드는 리눅스 커널 기반으로 메모리와 스토리지에 대한 보안을 수행하지만 루팅 공격으로 인하여 보안이 무력화될 수 있다. 본 논문에서는 안드로이드에 사용되는 보안 기법을 분석하여 문제점을 지적하였다. 문제점을 바탕으로 상용 앱 분석을 통해 취약점을 보인 후, 대응 방안을 제시한다.

• 한국전자통신학회논문지
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• 제9권9호
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• pp.991-998
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• 2014

임베디드 시스템(Embedded System)은 프로세서, 메모리 장치, 각종 입출력장치와 같은 하드웨어와 그 하드웨어를 제어하기 위한 소프트웨어가 탑재되어 동작한다. 본 논문에서는 오픈 모바일 플랫폼인 안드로이드를 기반으로 하는 ARM Cortex-A8 Core를 사용한 SAMSUNG의 S5PV210 CPU를 장착한 임베디드 시스템을 개발함으로서 효율적인 산업용 제어를 가능하게 하는 MPU 모듈 및 Base 보드를 설계 제작하여 구현하였다. 안드로이드 OS기반의 리눅스 커널을 통해 안드로이드 응용 계층의 네이티브 앱과 HTML5를 적용한 온도 및 습도 센서 모니터링 응용프로그램을 구현함으로서 본 논문에서 개발한 임베디드 플랫폼 설계의 적합성 및 타당성을 검증한다.

• 한국통신학회논문지
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• 제26권8B호
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• pp.1119-1128
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• 2001

본 논문에서는 이차원(2-D) 이산 웨이블릿 면환(Discrete Wavelet Transform, DWT)을 이용한 연상압축기를 FPGA 칩에서 실시간으로 동작 가능하도록 하는 효율적인 메모리 스케줄링 방법(E$^2$M$^2$)을 제안하였다. S/W적으로 위의 메모리 사상 방법을 검증한 후, 실제로 상용화된 SFRAM을 선정하여 메모리 제어기를 구현하였다. 본 논문에서는 Mallet-tree를 이용한 2-D DWT 영상압축 칩을 구현할 경우를 가정하였다. 이 알고리즘은 연산 과정에서 많은 데이터를 정장하여야 하는데, FPGA는 많은 데이터를 저장할 수 있는 메모리가 내장되어 있지 않으므로 외부 메모리를 사용하여야 한다. 외부메모리는 열(row)에 대해서만 연속(burst) 읽기, 쓰기 동작이 가능하기 때문에 Mallet-tree 알고리즘의 데이터 입출력을 그대로 적용할 경우 실시간 동작을 수행하는 DWT 압축 칩을 구현할 수 없다. 본 논문에서는 데이터 쓰기를 수행할 경우에는 메모리 셀(cell)의 수직 방향을 저장시키고 읽기를 수행할 때는 수평으로 데이터의 연속 읽기를 수행함으로써 필터가 항상 수평 방향에 위치하게 하는 방법을 제안하였다. 입방법을 C-언어로 DWT 커넬(Kernel)과 메모리의 에뮬레이터(emulator)를 구현하여 실험한 결과, Mallat-tree 이론을 그대로 적용시켰을 때와 동일한 필터링을 수행할 수 있음을 검증하였다. 또한, 상용화된 SDRAM의 메모리 제어기를 H/W로 구현하여 시뮬레이션 함으로써 본 논문에서 제안한 방법이 실제적인 하드웨어로 실시간 동작을 할 수 있음을 보였다.

• 융합신호처리학회논문지
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• 제9권3호
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• pp.238-244
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• 2008

동적 신경망은 temporal 신호처리가 요구되는 여러 분야에 사용되어 왔다. 본 논문에서는 다층 신경망의 동특성을 향상시키기 위해 감마 신경망(GAM) 다루고 있다. GAM 신경망은 순방향 다층 신경망의 히든층에 감마 메모리 커널을 사용하고 있다. GAM 신경망은 선형 및 비선형 시스템 식별을 통해 평가되었으며 상대적인 성능평가를 위해 순방향 신경망(FNN)과 리커런트 신경망(RNN)과 비교하고 있다. 실험결과에 의하면 GAM 신경망은 학습속도와 정확도에서 더 우수하게 동작하였으며, 이러한 사실은 시스템 식별에 있어서 GAM 신경망이 기존의 다른 다층 신경망보다 더 효과적인 신경망이 될 수 있음을 보여주었다.

• 한국산학기술학회논문지
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• 제7권5호
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• pp.901-906
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• 2006

본 논문에서는 디지털 카메라의 사진을 메모리 카드를 통해 입력받고 디스플레이하며 각 사진에 대한 음성 레코딩과 MP3 플레이가 가능한 디지털 사진 액자 시스템 구현에 대하여 기술한다. Intel PXA255 보드의 시스템 제어를 위한 부트로더와 리눅스 커널을 포팅하며 외부 장치들을 위한 디바이스 드라이버를 작성한다. 리눅스 시스템 상에서 이미지 출력 및 음성 레코딩, MP3 플레어 기능을 구현하기 위해 마이크로윈도우즈 시스템의 구성 파일을 수정하고 응용 프로그램을 작성한다. 본 논문 연구를 통해서 저 전력, 고성능의 임베디드 프로세서와 리눅스 시스템을 이용한 디지털 사진 액자 개발에 쉽게 접근할 수 있으며 구현된 디바이스 드라이버와 응용 프로그램 개발 절차를 통해 임베디드 시스템 개발과 관련한 분야에 기초 자료로 사용할 수 있을 것이다.

• Journal of Information Processing Systems
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• 제4권4호
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• pp.133-144
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• 2008

Clusters have become a popular alternative for building high-performance parallel computing systems. Today's high-performance system area network (SAN) protocols such as VIA and IBA significantly reduce user-to-user communication latency by implementing protocol stacks outside of operating system kernel. However, emerging parallel applications require a significant improvement in communication latency. Since the time required for transferring data between host memory and network interface (NI) make up a large portion of overall communication latency, the reduction of data transfer time is crucial for achieving low-latency communication. In this paper, Eager Data Transfer (EDT) mechanism is proposed to reduce the time for data transfers between the host and network interface. The EDT employs cache coherence interface hardware to directly transfer data between the host and NI. An EDT-based network interface was modeled and simulated on the Linux-based, complete system simulation environment, Linux/SimOS. Our simulation results show that the EDT approach significantly reduces the data transfer time compared to DMA-based approaches. The EDTbased NI attains 17% to 38% reduction in user-to-user message time compared to the cache-coherent DMA-based NIs for a range of message sizes (64 bytes${\sim}$4 Kbytes) in a SAN environment.

• 전자통신동향분석
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• 제33권6호
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• pp.129-138
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• 2018

As recent applications are requiring more CPUs for their performance, manycore systems have evolved. Since existing operating systems do not provide performance scalability in manycore systems, Azalea, a multi-kernel based system, has been developed for supporting performance scalability. Unikernel is a new operating system technology starting with the concept of a library OS. Applying unikernel to Azalea enables an improvement in performance. In this paper, we first analyze the current technology trends of unikernel, and then discuss the applications and effects of unikernel to Azalea. Azalea-unikernel was built in a single image consisting of libOS, runtime libraries, and an application, and executed with the desired number of cores and memory size in bare-metal. In particular, it supports source and binary compatibility such that existing linux binaries can be rebuilt and executed in Azalea-unikernel, and already built binaries can be run immediately without modification with a better performance. It not only achieves a performance enhancement, it is also a more secure OS for manycore systems.

• Journal of Information Processing Systems
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• 제16권6호
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• pp.1359-1371
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• 2020

In transmitting and receiving such a large amount of data, reliable data communication is crucial for normal operation of a device and to prevent abnormal operations caused by errors. Therefore, in this paper, it is assumed that an error correction code (ECC) that can detect and correct errors by itself is used in an environment where massive data is sequentially received. Because an embedded system has limited resources, such as a low-performance processor or a small memory, it requires efficient operation of applications. In this paper, we propose using an accelerated ECC-decoding technique with a graphics processing unit (GPU) built into the embedded system when receiving a large amount of data. In the matrix-vector multiplication that forms the Hamming code used as a function of the ECC operation, the matrix is expressed in compressed sparse row (CSR) format, and a sparse matrix-vector product is used. The multiplication operation is performed in the kernel of the GPU, and we also accelerate the Hamming code computation so that the ECC operation can be performed in parallel. The proposed technique is implemented with CUDA on a GPU-embedded target board, NVIDIA Jetson TX2, and compared with execution time of the CPU.