• 제목/요약/키워드: K-코어 알고리즘

검색결과 124건 처리시간 0.028초

대용량 위성영상의 무감독 분류를 위한 K-means 군집화 알고리즘의 병렬처리 (Parallel Processing of K-means Clustering Algorithm for Unsupervised Classification of Large Satellite Imagery)

  • 한수희
    • 한국측량학회지
    • /
    • 제35권3호
    • /
    • pp.187-194
    • /
    • 2017
  • 본 연구는 대용량 위성영상의 신속한 무감독 분류를 위해 k-means 군집화 알고리즘을 병렬처리하는 방법을 소개한다. K-means 군집화 알고리즘은 대표적인 무감독분류 알고리즘으로서 주로 감독분류의 전처리 단계로 활용되지만 연산 집약적이고 사용자의 개입이 적어 병렬처리의 효과를 분명하게 나타낼 수 있다. 병렬처리 코드는 OpenMP 기반의 멀티쓰레딩을 이용하여 구현하였다. 실험은 1대의 PC에서 시행하였으며 이 PC의 CPU에는 8개의 멀티코어가 집적되어 있다. 실험 영상으로는 7개 밴드로 구성한 30m 해상도의 LANDSAT 8 OLI 영상과 8개 밴드로 구성한 10m 해상도의 Sentinel-2A 영상을 사용하였다. 각각 10개 군집을 사용하여 순차처리 및 병렬처리를 수행한 결과 병렬처리가 순차처리에 비해 6배 내외의 속도를 나타내었다. 순차처리와 병렬처리 결과의 일치성 평가를 위해 각 군집의 중심값과 분류된 화소의 수를 비교하고 분류 결과 영상간 차분을 수행하였고 결과로 모든 정보가 일치하였다. 본 연구는 병렬처리를 통해 대용량 위성영상의 처리 속도를 상당히 향상시킬 수 있음을 입증하고 있다는 점에서 의미가 있다고 판단된다. 아울러 OpenMP 기반의 멀티쓰레드를 이용하면 비교적 쉽게 병렬처리를 구현할 수 있지만 false sharing의 발생을 억제하도록 코드를 설계하는데 주의를 기울여야 함도 확인할 수 있었다.

입술 영역의 움직임과 밝기 변화를 이용한 음성구간 검출 알고리즘 개발 (Voice Activity Detection using Motion and Variation of Intensity in The Mouth Region)

  • 김기백;유제웅;조남익
    • 방송공학회논문지
    • /
    • 제17권3호
    • /
    • pp.519-528
    • /
    • 2012
  • 음성구간을 검출하는 일반적인 방법은 음향신호로부터 특징값을 추출하여 판별식을 거치는 것이다. 그러나 잡음이 많은 환경에서 그 성능은 당연히 저하되며, 이 경우 영상신호를 이용하거나 영상과 음성을 동시에 사용함으로써 성능향상을 도모할 수 있다. 영상신호를 이용하여 음성구간을 검출하는 기존 방법들에서는 액티브 어피어런스 모델, 옵티컬 플로우, 밝기 변화 등 주로 하나의 특징값을 이용하고 있다. 그러나 음성구간의 참값은 음향신호에 의해 결정되므로 한 가지의 영상정보만으로는 음성구간을 검출하는데 한계를 보이고 있다. 본 논문에서는 입술 영역의 옵티컬 플로우와 밝기 변화 두 가지 영상정보로부터 특징값을 추출하고, 추출된 특징값들을 결합하여 음성구간을 검출하는 알고리즘을 제안하고자 한다. 또한, 음성구간 검출 알고리즘이 다른 시스템의 전처리로 활용되는 경우에 적은 계산량만으로 수행되는 것이 바람직하므로, 통계적 모델링에 의한 방법보다는 추출된 특징값으로부터 간단한 대수적 연산만으로 스코어를 산정하여 문턱값과 비교하는 방법을 제안하고자 한다. 입술 영역 검출을 위해서는 얼굴에서 가장 두드러진 특징점을 갖는 눈을 먼저 검출한 후, 얼굴의 구조와 밝기값을 이용하는 알고리즘을 제안하였다. 실험 결과 본 논문에서 제안하는 두 가지 특징값을 결합한 음성구간 검출 알고리즘이 하나의 특징값만을 이용했을 때보다 우수한 성능을 보임을 확인할 수 있다.

래스터화 알고리즘을 위한 최적의 매니코어 프로세서 구조 탐색 (Architecture Exploration of Optimal Many-Core Processors for a Vector-based Rasterization Algorithm)

  • 손동구;김철홍;김종면
    • 대한임베디드공학회논문지
    • /
    • 제9권1호
    • /
    • pp.17-24
    • /
    • 2014
  • In this paper, we implement and evaluate the performance of a vector-based rasterization algorithm for 3D graphics by using a SIMD (single instruction multiple data) many-core processor architecture. In addition, we evaluate the impact of a data-per-processing elements (DPE) ratio that is defined as the amount of data directly mapped to each processing element (PE) within many-core in terms of performance, energy efficiency, and area efficiency. For the experiment, we utilize seven different PE configurations by varying the DPE ratio (or the number PEs), which are implemented in the same 130 nm CMOS technology with a 500 MHz clock frequency. Experimental results indicate that the optimal PE configuration is achieved as the DPE ratio is in the range from 16,384 to 256 (or the number of PEs is in the range from 16 and 1,024), which meets the requirements of mobile devices in terms of the optimal performance and efficiency.

온 칩 아이 오프닝 모니터링을 탑재한 10Gb/s 적응형 Decision Feedback Equalizer 설계 (Design of 10-Gb/s Adaptive Decision Feedback Equalizer with On-Chip Eye-Opening Monitoring)

  • 성창경;임진수;최우영
    • 대한전자공학회논문지SD
    • /
    • 제48권1호
    • /
    • pp.31-38
    • /
    • 2011
  • 고속 전송 시스템에 대한 수요가 증가함에 따라 채널의 제한된 대역폭을 극복하기 위한 적응형 등화기가 수신기에 널리 사용되고 있다. 수신기 칩의 테스트 비용을 절감하기 위하여 칩 내부에서 데이터의 아이 열림 정도를 측정할 수 있는 온 칩 eye-opening monitoring (EOM) 기술이 사용될 수 있다. 본 논문에서는 EOM 기능을 탑재한 10Gb/s 적응형 2탭 look-ahead decision feedback equalizer (DFE)를 제안한다. 제안된 EOM 회로는 기존의 방식과 달리 look-ahead DFE의 등화 신호를 모니터링 할 수 있다. 수신 신호의 아이로부터 포스트 커서의 크기를 측정한 후, 등화 계수가 제안된 알고리즘에 의하여 계산된다. 제안된 회로는 90nm CMOS 공정에 설계되었으며 알고리즘과 함께 post-layout 시뮬레이션을 통하여 동작을 검증하였다. DFE 코어논 $110{\times}95{\mu}m^2$의 면적을 가지고 1.2V의 전원에서 11mW를 소모한다.

인터넷 차별화 서비스를 위한 라우터의 공평성 향상 알고리즘 (Router Algorithms for Improving Fairness in Differentiated Services)

  • 남동호;최영수;김병철;조유제
    • 한국정보과학회논문지:정보통신
    • /
    • 제29권4호
    • /
    • pp.358-367
    • /
    • 2002
  • 본 논문에서는 차별화 서비스의 AS(Assured Service)의 문제점으로 지적되는 플로우 사이의 공평성 향상을 위한 개선된 버퍼 관리 방식과 미터를 제안하였다. 코어 라우터 (core router)를 위해 제안된 버퍼 관리 방식은 카운터를 이용하여 패킷 폐기 사이의 거리를 일정하게 유지시켜 TCP 플로우의 급격한 성능 저하와 global synchronization 문제를 해결하였다. 그리고, 경계 라우터 (edge router)를 위해 제안된 미터는 기본적으로 TSW(Time Sliding Window) 알고리즘을 고려하여, 공평성 향상을 위해 비례적 마킹과 가변적 윈도우의 개념을 도입하였다. 제안된 방식들은 기존 방식들에 비해 복잡한 연산이 필요하지 않으며. TCP 프로토콜의 변경 없이 공평성을 향상시킬 수 있는 방식이다. 그리고, 시뮬레이션을 통하여 기존의 RIO(RED with IN and OUT), TSW 방식과 제안한 방식 간의 성능 분석을 수행하였다. 시뮬레이션 결과 제안된 버퍼 관리 방식과 미터는 송신측의 목표 전송률과 근접한 수율을 제공하며, 플로우들 사이에 공평한 대역 사용을 제공하여 기존 방식보다 우수한 성능을 제공함을 보였다.

비트 플레인 정합에 의한 움직임 추정기의 VLSI 설계 (VLSI Design for Motion Estimation Based on Bit-plane Matching)

  • 고영기;오형철;고성제
    • 대한전자공학회논문지SP
    • /
    • 제38권5호
    • /
    • pp.509-517
    • /
    • 2001
  • 전역탐색알고리즘(full-search algorithm, FSA)은 탐색영역의 범위가 커짐에 따라 방대한 양의 계산을 필요로 하기 때문에 이에 따른 알고리듬의 처리시간이 커지고, 하드웨어로 구현했을 때 회로가 복잡해진다는 문제점을 안고 있다. 본 논문에서는 이러한 문제점을 개선하기 위한 방안으로 비트플레인 정합에 의한 움직임 추정기의 VLSI 구조를 제안한다. 제안된 움직임 추정기에서는 비트 플레인 정합기준을 이용하여 기존의 전역 탐색 알고리즘을 하나의 이진영상으로 적용함으로써 움직임 추정에 소요되는 연산의 양을 크게 줄이면 서도 전역탐색 알고리듬과 유사한 움직임 추정 성능을 갖도록 하였으며, 제안된 VLSI 구조에서는 두 개의 프로세싱 코어를 채택하여 데이터 흐름을 시스톨릭 (systolic) 어레이의 형태로 제어하여, 시스템 내부의 SRAM을 제거하여 동작 속도 상의 이득뿐만 아니라, 메모리 공정을 필요로 하지 않는 저가의 공정을 사용 가능하게 함으로써 제작상의 비용을 절감할 수 있는 해결책을 제시하였다. 구현된 하드웨어는 VHDL을 이용하여 설계하고, 기능 검증을 수행한 후 0.6-μm three-metal CMOS 공정을 이용하여 8.15 X 10.84㎟의 크기로 집적하였다.

  • PDF

H.264/AVC 비디오 보호를 위한 비가시적 워터마킹의 설계 및 검증 (Design of Invisible Watermarking for H.264/AVC Video Protection)

  • 박혜정;최준림
    • 대한전자공학회논문지SD
    • /
    • 제45권6호
    • /
    • pp.74-79
    • /
    • 2008
  • 본 논문에서는 차세대 비디오 압축 표준인 H.264/AVC의 지적 재산권 보호를 위한 워터마크 이미지를 양자화 이후의 계수에 삽입하고 검출하는 방법을 제안하고 검증하였다. 제안한 비가시적 워터마킹 알고리즘은 양자화 단계 이후에 I 프레임의 휘도성분에만 워터마크를 삽입하기 때문에 압축 과정에 의한 손실을 피할 수 있는 장점이 있다. 여러 테스트 영상에 대해 다양한 테스트를 수행한 결과 제안한 알고리즘은 워터마크 삽입으로 인한 영상의 화질 열화가 dB 이하이며, 워터마크 삽입 또는 추출에 의한 계수 변형으로 인해 bit rate 증가율이 2% 정도이고, 전체 수행 시간에 미치는 영향도 2% 이하의 결과를 얻을 수 있었다. 하이닉스 $0.25{\mu}m$ 공정을 사용하여 설계한 IP를 H.264 압축 코어에 적용하여 최대 115MHz에서 동작 검증하였으며 워터마크를 삽입한 동영상의 PSNR은 35dB를 유지할 수 있었다.

임베디드 시스템에 적용이 용이한 Booth 알고리즘 방식의 곱셈기 설계 (Design of a Booth's Multiplier Suitable for Embedded Systems)

  • 문상국
    • 한국정보통신학회:학술대회논문집
    • /
    • 한국해양정보통신학회 2007년도 추계종합학술대회
    • /
    • pp.838-841
    • /
    • 2007
  • 본 연구에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하였다. 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 덧셈기를 사용하였다. 회로를 평가하기 위해 Hynix 0.6-um CMOS 공정으로 MPW 칩을 제작하였다. 회로를 효율적으로 테스트하기 위한 방법을 제안하고 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ mm2 이다. 칩은 전원전압 5V에서 24-MHz의 클럭 주파수로 동작하였음을 확인하였다.

  • PDF

도로주행 영상에서의 차량 번호판 검출 (Vehicle License Plate Detection in Road Images)

  • 임광용;변혜란;최영우
    • 정보과학회 논문지
    • /
    • 제43권2호
    • /
    • pp.186-195
    • /
    • 2016
  • 본 논문에서는 도로주행 영상에서의 자동차 번호판 검출방법을 제안한다. 제안하는 방법은 조명변화에 강인한 8bit-MCT 특징과 랜드마크 기반의 Adaboost 알고리즘을 이용하여 번호판 후보 영역을 생성하고, Adaboost의 검출 스코어를 이용하여 번호판의 위치를 확률로 추정하는 현저도 지도를 생성한다. 현저도 지도에서 임계값 이상의 영역을 번호판 후보 영역으로 검출하고, 각 후보 영역에 대하여 지역분산을 이용하여 영역을 보정한 후 SVM과 8bit-MCT의 히스토그램을 특징으로 사용하여 영역을 검증하고 자동차 번호판 영역을 확정한다. 본 논문에서 제안한 방법을 한국과 유럽의 다양한 도로주행 영상에 적용하여 85%의 안정적인 검출 성능을 실험을 통하여 입증하였다.

컴퓨터 비전 응용을 위한 VLIW 보조프로세서의 하드웨어 설계 (Hardware Design of VLIW coprocessor for Computer Vision Application)

  • 최병윤
    • 한국정보통신학회논문지
    • /
    • 제18권9호
    • /
    • pp.2189-2196
    • /
    • 2014
  • 본 논문에서는 자동차용 컴퓨터 비전 알고리즘을 고속으로 처리하기 위해 VLIW 보조프로세서를 설계하였다. VLIW 보조프로세서는 8단 파이프라인 구조로 1개의 사이클에 4개의 명령을 처리할 수 있으며, 보행자 인식을 위한 36개의 정수 및 부동 소수점 명령어 집합을 갖고 있다. 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300-MHz이며 약 210,900 게이트로 구성되며 예상 연산 성능은 1.2 GOPS 이다. VPE와 8개의 VLIW 코어로 구성된 비전 프로세서 시스템은 25~29 FPS의 보행자 검출 성능을 가진다. VLIW 보조 프로세서는 높은 검출 속도와 호스트 프로세서와 느슨한 결합 특성으로 다양한 비전 분야에 응용 가능하다.