• 한국광학회지
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• 제17권5호
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• pp.469-474
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• 2006

본 논문에서는 실리카 기반의 다중모드 간섭기를 이용하여 적은 초과손실을 갖는 $1{\times}16$ 마하젠더 스위치에 대한 설계 및 측정결과에 대하여 논하였다. 제작된 $1{\times}16$ 마하젠더 스위치는 마하젠더 간섭계(Mach-Zehnder Interferometer, MZI) 구조를 갖는 $2{\times}2$ 열광학스위치를 단위소자로 하였으며, 15개의 단위소자를 이용하여 4단(stage)으로 구성하였다. 먼저 광분배기와 $2{\times}2$ MZI 열광학 스위치등의 개별적인 특성을 파악하였고, 그 결과를 전체 소자의 설계에 적용함으로써 보다 좋은 성능을 얻을 수 있었다. 제작된 다중모드 간섭기를 이용한 MZI 구조의 단위스위치 당 초과손실은 최소 -0.5dB로 측정되었다.

• 한국전자파학회논문지
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• 제30권4호
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• pp.282-285
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• 2019

본 연구에서는 2단계 게이트 리세스 방법을 사용하여 T-형 게이트 길이가 100 nm인 mHEMT 소자를 제작하였다. 제작한 소자는 65 mA의 드레인전류($I_{dss}$), 1090 mS/mm의 트랜스콘덕턴스($g_m$), -0.65 V의 문턱전압 ($V_{th}$) 등의 DC 특성을 보였다. 또한 차단주파수($f_T$) 190 GHz와 최대 공진주파수($f_{MAX}$) 260 GHz인 우수한 고주파 특성을 나타내었다. 제작한 mHEMT 소자는 향후에 W-대역의 MMIC 개발에 활용될 수 있을 것으로 기대된다.

• 우주기술과 응용
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• 제3권4호
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• pp.333-341
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• 2023

본 연구는 국내 100 MeV 양성자가속기와 우주부품시험센터 우주전문시험시설기반을 활용하여 우주부품의 우주 방사선환경 시험검증 기술을 개발하고자 한다. 우주개발의 진전에 따라 고도화된 위성의 임무는 위성의 핵심부품인 메모리 등에 고집적 회로를 필수적으로 사용하고, 태양전지, 광학센서 및 opto-electronics 등 부수 장치에 반도체 소자의 활용이 증가하고 있다. 특히, 전자부품을 우주에 적용하기 위해서는 우주환경 시험을 반드시 거쳐야 하며, 그 중 가장 중요한 것이 고 에너지 방사선환경에서의 우주부품시험이다. 따라서 이에 필요한 우주 방사선 환경 구현 시설을 갖추어 체계적인 시험절차를 수립할 필요가 있다. 한국산업기술시험원 우주부품시험센터는 메모리 부품에 대한 방사선 시험 장치를 제작하고 이를 이용한 메모리 방사선 영향 평가 시험을 수행하였다. 경주양성자가속기에서 100 MeV 양성자를 활용하여 한국에서 활용가능한 수준의 방사선 시험을 진행하였다. 이러한 시험을 통해 메모리 반도체에서 나타나는 single event upset을 관찰할 수 있었다. 향후 해당 시험을 체계화하여 우주산업화에 기반을 마련하고자 한다.

• 정보처리학회논문지C
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• 제18C권5호
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• pp.343-360
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• 2011

이 논문의 목적은 시뮬레이션 소프트웨어인 OPNET Modeler의 IPv6 Planning and Operations를 이용하여 IPv6 이관, IPv6 기반의 OSPFv3 라우팅 실험, OSPFv3 라우팅에 대한 IPv4/IPv6 듀얼 스택 네트워크와 IPv6 네트워크 Ping 실험을 가상망으로 모델링 후 종단간 라우팅 순환경로 관찰과 Ping 실험을 시뮬레이션하여 그 특성을 분석한 연구이다. 거대한 유무선 통합망을 토대로 한 IPv6 배치는 연구 과제 중 하나이며 이전문헌의 연구자들이 향후 연구로 남겨 놓은 OSPFv3와 EIGRP에 대한 성능 매트릭 분석을 IPv4/IPv6 환경 내에서 수행 계획과 어떻게 하면 종단간 IPv6 성능을 향상할 수 있는지를 탐색할 계획을 들 수 있다. 또한 IPv4 네트워크 상에 연구를 수행했으나 종단간 IPv6 기반의 OSPFv3 가상망 연구 수행은 없었던 점을 들 수 있다. 따라서 우리는 이전문헌의 연구를 이어서 IPv6 이관, IPv6 기반의 OSPFv3 라우팅, IPv4/IPv6 듀얼 스택 네트워크와 IPv6 네트워크에 대한 모델링, 시뮬레이션을 수행하였다. 머지않은 미래에 본격적인 IPv6 활용 이전, IPv6 기반의 가상망을 IPv6 Planning and Operations 이용한 IPv6 이관 여부, 종단간 IPv6 기반의 OSPFv3에 대한 라우팅 순환 경로 탐색, OSPFv3 라우팅에 대한 IPv4/IPv6 듀얼 스택 네트워크와 IPv6 네트워크 Ping 실험으로 앤드유저 관점에 대한 IPv6 망 설계와 배치시 도움을 받을 것이다. 시뮬레이션 결과, 모델링된 종단간 가상망에 대한 최적 경로를 관찰할 수 있었고 인터넷 서비스 품질을 보장하는 VC 서버가 HTTP 서버보다 더 빠른 Ping 응답 시간을 보인 점을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.61-66
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• 2012

반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위해 화학적-기계적 연마(CMP: Chemical-Mechanical Planarization) 공정이 도입되었으며 반도체 패턴의 미세화와 다층화에 따라 화학적-기계적 연마 공정의 중요성은 더욱 강조되고 있다. 화학적-기계적 연마공정이란 화학적 반응과 기계적 힘을 동시에 이용하여 표면을 평탄화하는 공정으로, 화학적-기계적 연마 공정은 압력, 속도 등의 공정조건과, 화학적 반응을 유도하는 슬러리(Slurry), 기계적 힘을 위한 패드 등에 의해 복합적으로 영향을 받는다. 패드 컨디셔닝이란 컨디셔너가 화학적-기계적 연마 공정 중에 지속적으로 패드 표면을 연마하여 패드의 손상된 부분을 제거하고 새로운 표면을 노출시켜 패드의 상태를 일정하게 유지시키는 것을 말한다. 한편, 금속박막의 화학적-기계적 연마 공정에 사용되는 슬러리는 금속박막과 산화반응을 하기 위하여 산화제를 포함하는데, 산화제는 금속 컨디셔너 표면을 산화시켜 부식을 야기한다. 컨디셔너의 표면부식은 반도체 수율에 직접적인 영향을 줄 수 있는 스크래치(Scratch) 등을 발생시킬 뿐만 아니라, 컨디셔너의 수명도 저하시키게 되므로 이를 방지하기 위한 노력이 매우 중요하다. 본 연구에서는 컨디셔너 표면에 슬러리와 컨디셔너 표면 간에 일어나는 표면부식을 방지하기 위하여 유기박막을 표면에 증착하여 부식을 방지하고자 하였다. 컨디셔너 제작에 사용되는 금속인 니켈과 니켈 합금을 기판으로 하고, 증착된 유기박막으로는 자기조립단분자막(SAM: Self-Assembled Monolayer)과 불화탄소(FC: FluoroCarbon) 박막을 증착하였다. 자기조립단분자막은 2가지 전구체(Perfluoroctyltrichloro silane(FOTS), Dodecanethiol(DT))를 사용하여 기상 자기조립 단분자막 증착(Vapor SAM) 방법으로 증착하였고, 불화탄소막은 10 nm, 50 nm, 100 nm 두께로 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition, SRN-504, Sorona, Korea) 방법으로 증착하여 표면의 부식특성을 평가하였다. 표면 부식 특성은 동전위분극법(Potentiodynamic Polarization)과 전기화학적 임피던스 측정법(Electrochemical Impedance Spectroscopy(EIS)) 등의 전기화학 분석법을 사용하여 평가되었다. 또한 측정된 임피던스 데이터를 전기적 등가회로(Electrical Equivalent Circuit) 모델에 적용하여 부식 방지 효율을 계산하였다. 동전위분극법과 EIS의 결과 분석으로부터 유기박막이 증착된 표면의 부식전류밀도가 감소하고, 임피던스가 증가하는 것을 확인하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}