• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1554-1563
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• 1999

This paper presents the design of high speed processor for a sequence logic control using field programmable gate array(FPGA). The sequence logic controller is widely used for automating a variety of industrial plants. The FPGA designed by VHDL consists of program and data memory interface block, input and output block, instruction fetch and decoder block, register and ALU block, program counter block, debug control block respectively. Dedicated clock inputs in the FPGA were used for high speed execution, and also the program memory was separated from the data memory for high speed execution of the sequence instructions at 40 MHz clock. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. In order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 16 bits or 32 bits respectively. And the real time debug operation was implemented for easy debugging the designed processor. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package was applied to sequence control system with inputs and outputs of 256 points. The designed processor for the sequence logic was compared with the control system using the DSP(TM320C32-40MHz) and conventional PLC system. The designed processor for the sequence logic showed good performance.

• 한국비블리아학회지
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• 제16권1호
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• pp.45-74
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• 2005

본 연구에서는 전통적인 도서관이용교육과 독서교육 그리고 정보활용교육을 종합적으로 운영할 수 있는 전략으로서 교육과정의 내용 체계 즉, 범위와 계열을 설정하였다. 한국과 일본 그리고 미국에서 적용되고 있는 정보활용교육의 사례를 비교${\cdot}$분석하고, 분석 내용을 바탕으로 정보활용교육을 위한 교육과정의 범위와 계열을 설정하였다. 새롭게 설정한 정보활용교육의 범위와 계열은 정보활용교육의 모형에서 추출한 5대 기능과 과정을 근간으로 하였으며, 전통적인 도서관이용교육과 독서교육의 내용을 수용하였다. 또한, 모든 정보매체와 정보텍스트의 형식, 정보활용의 과정과 전략, 정보의 체계 및 구조를 종합적으로 지도할 수 있도록 편성하였으며, 초등학교 저학년(1-3), 고학년(4-6), 중학교(1-3), 고등학교(1-3)로 구분하여 교육내용에 따른 계열을 설정하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.486-490
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• 2004

Programmable logic controller (PLC) is widely used in manufacturing system or process control. This paper presents the design of a 32-bit microprocessor for a sequence control using an Application Specification Integrated Circuit (ASIC). The 32-bit microprocessor was designed by a VHDL with top down method; the program memory was separated from the data memory for high speed execution of 274 specified sequence instructions. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. And in order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 32-bits. And the real time debugging as single step run, break point run was implemented. Pulse instruction, step controller, master controllers, BIN and BCD type arithmetic instructions, barrel shit instructions were implemented for many used in PLC system. The designed microprocessor was synthesized by the S1L50000 series which contains 70,000 gates with 0.65um technology of SEIKO EPSON. Finally, the benchmark was performed to show that designed 32-bit microprocessor has better performance than Q4A PLC of Mitsubishi Corporation.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3067-3069
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• 1999

In this paper, A bit processor for controlling sequence logic was implemented, using a FPGA. This processor consists of program memory interface. I/O interface, parts for instruction fetch and decode, registers, ALU, program counter and etc. This FPGA is able to execute sequence instruction during program fetch cycle, because of divided bus system, program bus and data bus. Also this bit processor has instructions set that 16bit or 32bit fixed width, so instruction decoding time and data memory interface time was reduced. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package. Finally, the benchmark was performed to prove that Our FPGA has better performance than DSP(TMS320C32-40MHz) for the sequence logic control of PLC.

• 한국게임학회 논문지
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• 제13권6호
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• pp.85-94
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• 2013

모바일 기기의 성능 향상과 사용자 증가에 따라 모바일 게임 시장이 확대되고 다양한 모바일 게임들이 등장하고 있다. 하지만 이와 더불어 최근 모바일 게임에 대한 다양하고 심각한 보안 위협들이 나타나고 있으며 이에 대한 대응방안 마련이 필요한 상황이다. 특히 안드로이드 환경에서 모바일 게임의 리패키징은 모바일 게임 사용자와 제작자 그리고 생태계에 심각한 문제를 야기시킨다. 본 논문에서는 축약된 인스트럭션 시퀀스를 이용하여 안드로이드 게임의 리패키징 여부를 탐지하는 기법을 제안하고 구현하였으며 실험을 통해 제안한 기법이 효과적으로 리패키징 여부를 탐지할 수 있음을 보였다. 제안한 기법은 축약된 인스트럭션 시퀀스를 이용하기 때문에 여러 제약사항이 많은 모바일 기기에 적용이 가능하며 이를 통해 다양한 경로에서 유입되는 리패키징된 앱을 탐지 및 차단하고 리패키징으로 발생하는 악성 앱의 확산과 불법복제를 예방할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.376-379
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• 2001

In this paper, I design the control chip that controls inner test sequence of Logic Tester to test chip. Logic tester has the thirteen inner instructions to control test sequence in test. And these instructions are saved in memory with test pattern data. Control chip generates address and control signal such as read, write signal of memory. Before testing, necessary data such as start address, end address, etc. are written to inner register of control chip. When test started, control chip receives the instruction in start address and executes, and generates address and control signals to access tester' inner memory. So whole test sequence is controlled by making the address and control signal in tester's inner memory. Control chip designs instruction's execution blocks, respectively. So if inner instruction is added from now on, a revision is easy. The control chip will be made using FPGA of Xilinx Co. in future.

• 대한수학교육학회지:학교수학
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• 제2권1호
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• pp.111-144
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• 2000

The purpose of this study is to develop instruction sequence and teaching units for secondary school geometry using dynamic computer software like CabriII, GSP, Wingeom, Poly. For this purpose, literature was reviewed on various issues of geometry education and geometry curriculum using dynamic software. By the literature review, instructional sequence for teaching geometry in middle schools was designed. And, based on the newly developed instructional sequence, one sample teaching unit was developed. The basic principles for the development were to connect intuition geometry and formal geometry, and to emphasize students' investigative experience. Finally, experiment to check out teachers' response to the newly developed material was conducted by using questionnaire.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2534-2536
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• 2002

This paper presents the design of high speed bit and word processor for sequence logic control using a FPGA. This FPGA is able to execute sequence instruction during program fetch cycle, because the program memory was separated from the data memory for high speed execution at 40MHz clock. Also this processor has 274 instructions set with a 32bit fixed width, so instruction decoding time and data memory interface time was reduced. This FPGA was synthesized by V600EHQ240 and Foundation tool of Xilinx company. The final simulation was successfully performed under Foundation tool simulation environment. And the FPGA programmed by VHDL for a 240 pin HQFP package. Finally the benchmark was performed to prove that the designed for bit and word processor has better performance than Q4A of Mitsubishi for the sequence logic control.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.431-441
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• 2003

본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리의 문제점을 해결하기 위해 프로그램 메모리부와 데이터 메모리부를 분리하여 설계함으로써 인스트럭션을 페치 하는 도중에 시퀀스 명령을 실행할 수 있는 Harvard 구조로 설계하였다. 또한 마이크로프로세서의 명령어들을 시퀀스제어에 적합하도록 RISC형태의 32 비트 명령어로 고정하여 명령어의 디코딩 시간과 데이터 메모리의 인터페이스 시간을 줄였다. 특히 설계된 마이크로프로세서의 실시간 디버깅 기능을 구현하기 위해 싱글 스텝 런, 일정 프로그램 카운터 브레이크, 데이터 메모리와 일치시 정지 기능 등을 구현함으로써 구현된 프로세서의 디버깅을 쉽게 하였다. 또한, 시퀀스제어에 적합한 펄스명령, 스텝 콘트롤 명령, 마스터 콘트롤 명령 등과 같은 비트 조작 명령과, BIN형과 BCD형 산술명령, 배럴 쉬프트명령 등을 구현하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 자이링스(Xilinx)사의 V600EHQ240(60만 게이트)과 Foundation 4.2i를 사용하여 로직을 합성하였다. Foundation 합성툴 환경에서 시뮬레이션과 실험에서 성공적으로 수행되었다. 본 논문에서 구현된 시퀀스 제어용 마이크로프로세서의 우수성을 보이기 위해 시퀀스제어용 명령어를 많이 가지고 있는 Hitachi사의 마이크로프로세서인 H8S/2148과 성능을 비교하여 본 논문에서 설계된 시퀀스 제어용 프로세서가 우수함을 확인하였다.

• 대한수학교육학회지:학교수학
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• 제11권3호
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• pp.497-511
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• 2009

본 연구는 서울시에 위치한 초등학교 3학년 아동 53명을 대상으로 도식기반 전략 프로그램으로 수학 문장제를 교수함에 있어 중재재료 투입방법(병렬, 순차)에 따른 수행결과를 처치집단, 문제유형(결합, 변화, 비교), 회기별(사전검사, 사후검사 3회)로 알아보고자 하였다. 사전, 사후검사 문항은 곱하기와 나누기 연산을 필요로 하는 결합, 변화, 비교 문제로 각 3문제씩 9문제로 구성되었으며 각 회기가 끝난 다음날 바로 사후검사로 수행 정도를 측정하였다. 본 연구결과에 따르면 문장제 유형별 수행이 교수재료 투입시기에 큰 영향을 받지 않았으나 문제구조가 유사한 결합형 문제와 변화형 문제인 경우 나중에 교수한 변화문제의 도식이 결합문제의 도식 생성에 혼란을 주어 결합문제의 수행이 떨어지는 결과가 나타났다.