• Proceedings of the Korean Society of Computer Information Conference
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• 2010.07a
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• pp.67-70
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• 2010

본 논문은 바이너리 코드 수준에서 정적인 프로그램 분석을 수행하는 프레임워크를 설계 및 구현한다. 정적으로 바이너리 코드 수준에서 분석을 수행하려는 이유는 일반적으로 컴퓨터에 설치되는 실행 파일은 소스 코드 없이 단지 바이너리로 된 실행 파일만 주어지는 경우가 대부분이고, 정적 제어 흐름 분석을 통해 수행 전에 동작을 파악하기 위해서이다. 본 논문에서는 바이너리 실행 파일로부터 실행 순서 및 제어 흐름 등의 정보를 표현할 수 있는 제어 흐름 그래프를 작성하여 바이너리 파일의 실행 흐름과 위험한 함수의 호출 여부를 동시에 파악할 수 있도록 하며, 그래프 시각화를 통해 바이너리 파일의 분석을 용이하게 한다. 또한 실행 흐름에 대한 자동 탐색 방법을 제공한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.934-937
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• 2009

최근 비지니스 프로세스를 위한 워크플로우 기술에 상황 인지 기능을 추가하여 유비쿼터스 컴퓨팅 환경에 적용하려는 연구가 활발히 진행되고 있다. 그러나 기존의 상황인지 기반 워크플로우 언어들은 Sequence Control-Flow 패턴과 같이 하나의 서비스만을 지원하는 단일 워크플로우 수준에 머물러 있었다. 이에 본 논문에서는 Parallel Split Control-Flow 패턴과 같이 동시에 하나 이상의 서비스를 지원하기 위해 uWDL을 확장한 언어 구조를 제안한다. 제안하는 언어 구조는 다중 워크플로우에서 플로우 간 공통으로 사용하는 변수를 모아놓은 데이터 구조를 기반으로 다중 워크플로우 서비스를 지원한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.213-215
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• 2011

프로그램에 대한 검증을 수행하기 위해서는 자료흐름을 알아야 하고, 입력된 프로그램에 대응하는 제어흐름그래프(control flow graph)가 필요하다. 이에 더하여 제어흐름 그래프를 시각화한다면 사용자 입장에서는 더 편한 프로그램이 될 것이다. 본 논문에서는 자바 프로그램의 검증도구에 사용하는 중간 표현 언어 중 하나인 BIRS(Bytecode Intermediate Representation with Specification)에 의해 생성되는 제어흐름그래프를 시각화하는 방법에 대해 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.225-227
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• 2022

CFI(Control Flow Integrity)는 제어 흐름을 검증해 프로그램을 보호하는 기법이다. Windows에서는 CFG(Control Flow Guard)란 이름으로 CFI 를 지원하고 LLVM 에서는 동일하게 CFI 란 이름으로 지원한다. 본 논문에서는 Windows CFG 의 몇 가지 한계점을 LLVM IFCC 와 비교해서 찾아보고 대안책을 제안한다. CFG 에 성능, 확장성, 보안 측면에서 LLVM IFCC 와 비교하여 한계점이 존재한다는 것을 확인하였다. 본 논문에서는 각 항에 대한 이론적 근거를 제시하고 문제를 해결할 수 있는 몇 가지 대응책을 소개한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.582-585
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• 2008

제어 흐름 그래프(CFG : Control Flow Graph)는 제어 흐름상의 오류나 문제점을 찾아내고 흐름에 대해 한눈에 파악할 수 있기 때문에 소프트웨어공학 분야에서 많이 사용되고 있다. 현재 여러 테스팅 분야에서 다양한 제어 흐름 분석 기법들이 연구, 소개되고 있는데 본 논문에서는 XML 문서를 이용하여 CFG를 나타내고자 한다. XML은 트리구조를 가진 문서 모델로 C 언어 소스 코드를 구조적으로 나타냄으로써 좀 더 쉽게 코드를 분석하고, 제어 흐름 요소를 추출하여 제어 흐름 그래프를 나타내는 데에 유용하다. 따라서 중간 분석 파일로 XML을 이용하여 보다 빠르고 쉽게 CFG를 나타내는 기법을 제안한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.23 no.5
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• pp.1208-1221
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• 1998

We survey several issues for implementing the end-to-end flow control function for ABR service and propose a structure for implementation. In the proposed design, control parameters are calculated and maneuvered by software for easy implementation and efficiency adaptbility for the changes of parameters while the cells are emitted at the rate according to the allowed cell rate with the hardware implementation for real time processing. The proposed structure can cope with the changes of the specifications including the calculation of the control parameters and their application. Hence, the structure is expected to contribute to providing the ABR serice in the future ATM networks.

• Journal of Information Processing Systems
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• v.15 no.3
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• pp.570-592
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• 2019

The Event-B design pattern is an excellent way to quickly develop a formal model of the system. Researchers have proposed a number of Event-B design patterns, but they all lack formal behavior semantics. This makes the analysis, verification, and simulation of the behavior of the Event-B model very difficult, especially for the control-intensive systems. In this paper, we propose a novel method to transform the Event-B synchronous control flow design pattern into the labeled transition system (LTS) behavior model. Then we map the design pattern instantiation process of Event-B to the instantiation process of LTS model and get the LTS behavior semantic model of Event-B model of a multi-level complex control system. Finally, we verify the linear temporal logic behavior properties of the LTS model. The experimental results show that the analysis and simulation of system behavior become easier and the verification of the behavior properties of the system become convenient after the Event-B model is converted to the LTS model.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.04a
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• pp.717-720
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• 2011

고속 네트워크 환경에서 AR UDT(Adaptive Rate control UDT)는 표준 전송 프로토콜인 TCP에 비해 뛰어난 성능을 보인다. UDT(UDP-based Data Transfer)를 기반으로 하는 AR UDT의 혼잡제어는 네트워크 상태를 예측하여 패킷 간 전송시간을 변화시킴으로써 기존 UDT보다 향상된 성능을 보인다. 그러나 AR UDT는 네트워크 상태 예측의 오차가 클 뿐만 아니라 rate control만을 공격적으로 조절하기 때문에 수신 버퍼의 초과로 인해 안정적인 성능을 기대하기 어렵다. 본 논문에서는 AR UDT환경에서 네트워크 상태에 따라 적응적으로 혼잡제어를 하는 기법을 제안한다. RTT(Round Trip Time)의 변화량에 따라 네트워크 상태를 예측하여 flow control과 rate control을 적응적으로 조절한다. 네트워크 시뮬레이션 결과를 통하여 AR UDT에 비해 전송속도와 안정성이 향상되었음을 보였다.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.261-264
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• 1998

Controlled transfer (CT) capability, a new ATM transfer capability (ATC) for high-speed data applications which using credit-based flow control, has recently been proposed and studied in ITU-T. In this paper, we review the existing dyanmic buffer allocation schemes and propose an improved scheme. Also, we compare the performances of the existing buffer allocation methods such as static allocation, flow controlled virtual channels (FCVC), and zero queueing flow control (ZQFC) with the proposed method through simulation. Simulation results show that the proposed scheme exhibits a better performance than the existing schemes in terms of throughput, fairness, queue length and link utilization.

• Journal of Korean Institute of Industrial Engineers
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• v.34 no.3
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• pp.296-307
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• 2008

A semiconductor production system has sophisticated manufacturing operations and needs high capital investment for its expensive equipment, which warrants efficient real-time flow control for wafers. In the bay, we consider material handling equipment that can handle multiple carriers of wafers. The dispatching logic first determines the transportation time of each carrier to its destination by each unit of transportation equipment and uses this information to determine the destination machine and target carrier. When there is no available buffer space at the machine tool, the logic allows carriers to stay at the buffer of a machine tool and determine the delay time, which is used to determine the destination of carriers in URL. A simulation study shows this dispatching logic performs better than the procedure currently in use to reduce the mean flow time and average WIP of wafers and increase efficiency of material handling equipment.