• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.62-62
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• 2015

In this study, we study the effects of CF4 plasma treatment on the characteristics of enhancement mode (E-mode) AlGaN/GaN high electron mobility transistors (HEMTs). The CF4 plasma is generated by inductively coupled plasma reactive ion etching (ICP-RIE) system. The CF4 gas is decomposed into fluorine ions by ICP-RIE and then fluorine ions will effect the AlGaN/GaN interface to inhibit the electron transport of two dimension electron gas (2DEG) and increase channel resistance. The CF4 plasma method neither like the recessed type which have to utilize Cl2/BCl3 to etch semiconductor layer nor ion implantation needed high power to implant ions into semiconductor. Both of techniques will cause semiconductor damage. In the experiment, the CF4 treatment time are 0, 50, 100, 150, 200 and 250 seconds. It was found that the devices treated 100 seconds showed best electric performance. In order to prove fluorine ions existing and CF4 plasma treatment not etch epitaxial layer, the secondary ion mass spectrometer confirmed fluorine ions truly existing in the sample which treatment time 100 seconds. Moreover, transmission electron microscopy showed that the sample treated time 100 seconds did not have etch phenomena. Atomic layer deposition is used to grow Al2O3 with thickness 10, 20, 30 and 40 nm. In electrical measurement, the device that deposited 20-nm-thickness Al2O3 showed excellent current ability, the forward saturation current of 210 mA/mm, transconductance (gm) of 44.1 mS/mm and threshold voltage of 2.28 V, ION/IOFF reach to 108. As IV concerning the breakdown voltage measurement, all kinds of samples can reach to 1450 V.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.225-225
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• 2003

실리카글라스를 기초로 하는 PLC소자는 가격, 광 손실 성질과 광섬유와의 결합효율이 좋아 광통신에 응용되어지고 있으며 Ge 도핑된 실리카 글라스는 PLC소자의 코어물질로 널리 사용되고 있다. 소작제작을 위해서는 높은 식각률과 깨끗하고 적은 표면손상을 얻어야 하므로 유도결합플라즈마를 이용한 건식식각공정개발이 이루어 져야 한다. 본 연구에서는 Ge 도핑된 실리카글라스의 식각특성을 연구하기 위해 $C_2$F/6 와 NF$_3$가스를 사용하였고 ICP power, bias power, 압력, 플라즈마와 샘플간의 거리를 변화시키면서 식각속도, 표면거칠기, 메사수직도, 마스크선택도등 기본공정 조건을 연구하고 첨가가스(CH$_4$, $O_2$), 마스크 물질(Ni, Cr, PR) 도핑농도(0.3, 0.45, 0.7%)등을 변화시키면서 식각특성을 연구하였다. 그 결과 300nm/min, 정도의 식각속도를 가지고 수직한 메사각도(~89$^{\circ}$)와 미려한 표면(표면거 칠기 1.5nm 이하)를 갖는 결과를 얻었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.77-78
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• 2006

We fabricated photonic crystals on GaAs and GaN substrates. After anodizing the aluminium thin film in electrochemical embient, the porous alumina was implemented to the mask for reactive ion beam etching process of GaAs wafer. And photonic crystals in GaN wafer were also fabricated using electron beam nano-lithography process. The coated PMMA thin film with 200 nm-thickness on GaN surface was patterned with triangular lattice and etched out the GaN surface by the inductively coupled plasma source. The fabricated GaAs and GaN photonic crystals provide the enhanced intensities of light emission for the wavelengths of 858 and 450 nm, respectively. We will present the detailed dimensions of photonic crystals from SEM and AFM measurements.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.212-212
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• 2010

최근 차세대 반도체 메모리 소자로 대두된 magnetic random access memory(MRAM)에 대한 연구가 활발히 진행되고 있다. 특히 MRAM의 magnetic tunnel junction(MTJ) stack을 구성하는 자성 재료의 건식 식각에 대한 연구에서는 좋은 profile을 얻고, 재층착의 문제를 해결하기 위한 노력이 계속해서 진행되고 있다. 본 연구에서는 photoresist(PR)과 Ti 하드 마스크로 패턴 된 배리어(barrier) 층인 MgO 박막의 식각 특성을 유도결합 플라즈마를 이용한 고밀도 반응성 이온 식각(inductively coupled plasma reactive ion etching-ICPRIE)을 통해서 연구하였다. PR 및 Ti 마스크를 이용한 자성 박막들은 HBr/Ar, HBr/$O_2$/Ar 식각 가스의 농도를 변화시키면서 식각되었다. HBr/Ar 가스를 이용 식각함에 있어서 좋은 식각 조건을 얻기 위한 parameter로서 pressure, bias voltage, rf power를 변화시켰다. 각 조건에서 Ti 하드마스크에 대한 터널 배리어층인 MgO 박막에 selectivity를 조사하였고 식각 profile을 관찰하였다. 식각 속도를 구하기 위해 alpha step(Tencor P-1)이 사용되었고 또한 field emission scanning electron microscopy(FESEM)를 이용하여 식각 profile을 관찰함으로써 최적의 식각 가스와 식각 조건을 찾고자 하였다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.67-71
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• 2014

본 연구에서는 Si(111) 기판을 이용하여 고품질의 GaN 박막을 성장하기 위하여 다양한 패턴을 갖는 Si 기판을 제작하였다. Si(111) 기판위에 이온 스퍼터(ion-sputter)를 이용하여 Pt 박막을 증착한 후 열처리(thermal annealing)하여 Pt 금속 마스크를 형성하고 유도 결합 플라즈마 이온 식각(inductively coupled plasma-reactive ion etching, ICP-RIE) 공정을 통하여 기둥(pillar)형태의 나노 패턴된 Si(111) 기판을 제작하였고 리소그래피 공정을 통하여 마이크로 패턴된 Si(111) 기판을 제작하였다. 일반적인 Si(111) 기판, 마이크로 패턴된 Si(111) 기판 및 나노 패턴된 Si(111) 기판위에 유기화학기상증착(metal organic chemical vapor deposition, MOCVD) 방법으로 GaN 박막을 성장하여 표면 특성과 결정성 및 광학적 특성을 분석하였다. 나노 패턴된 Si(111) 기판위에 성장한 GaN 박막은 일반적인Si(111) 기판과 마이크로 패턴된 Si(111) 기판위에 성장한 GaN 박막보다 표면의 균열과 거칠기가 개선되었다. 나노 패턴된 Si(111) 기판위에 성장한 GaN (002)면과 (102)면에 x-선 회절(x-ray diffraction, XRD) 피크의 반폭치(full width at half maximum, FWHM)는 576 arcsec, 828 arcsec으로 다른 두 기판위에 성장한 GaN 박막 보다 가장 낮은 값을 보여 결정성이 향상되었음을 확인하였다. Photoluminescence(PL)의 반폭치는 나노 패턴된 Si(111) 기판위에 성장한 GaN 박막이 46.5 meV으로 다른 기판위에 성장한 GaN 박막과 비교하여 광학적 특성이 향상되었음을 확인하였다.

• 전자공학회논문지D
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• 제34D권3호
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• pp.87-92
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• 1997

Inductively coupled Cl$_{2}$ plasma has been studied to etch Pt thin films, which hardly form volatile compound with any reactive gas at normal process temperature. Low etch rate and residue problems are frequently observed. For higher etch rate, high density plasma and higher process temperature is adopted observed. For higher etch rate, high density plasma and higher process temperature is adopted and thus SiO$_{2}$ is used as for patterning mask instead of photoresist. The effect of O$_{2}$ or Ar addition to Cl$_{2}$ was investigated, and the chamber pressure, gas flow rate, surce RF power and bias RF power are also varied to check their effects on etch rate and selectivity. The major etching mechanism is the physical sputtering, but the ion assisted chemical raction is also found to be a big factor. The proposs can be optimized to obtain the etch rate of Pt up to 200nm/min and selectivity to SiO$_{2}$ at 2.0 or more. Patterning of submicron Pt lines are successfully demonstrated.

• 공업화학
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• 제17권3호
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• pp.327-330
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• 2006

Si nanodot 배열을 형성하기 위하여 $NbO_{x}$ nanopillar를 건식식각 공정의 식각마스크로써 이용하기 위한 가능성이 조사되었다. $NbO_{x}$ nanopillar는 Al과 Nb의 양극산화 공정을 이용하여 준비되었다. $NbO_{x}$ nanopillar의 식각속도와 식각프로파일은 고밀도 플라즈마를 이용한 반응성 이온 식각법에 의해서 식각가스의 농도와 coil rf power, 그리고 dc bias voltage를 각각 변화시키면서 조사 되었다. $Cl_{2}$ 가스의 농도가 증가할수록 $NbO_{x}$ nanopillar의 식각속도는 감소하였고 coil rf power와 dc bias voltage의 증가는 식각속도의 상승을 초래했다. 선택된 식각조건에서 식각시간을 변화하여 $NbO_{x}$ nanopillar의 식각특성 및 식각메커니즘이 조사되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.79-79
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• 1999

The varous techniques for fabrication of si or metal tip as a field emission electron source have been reported due to great potential capabilities of flat panel display application. In this report, 240nm thermal oxide was initially grown at the p-type (100) (5-25 ohm-cm) 4 inch Si wafer and 310nm Si3N4 thin layer was deposited using low pressure chemical vapor deposition technique(LPCVD). The 2 micron size dot array was photolithographically patterned. The KOH anisotropic etching of the silicon substrate was utilized to provide V-groove formation. After formation of the V-groove shape, dry oxidation at 100$0^{\circ}C$ for 600 minutes was followed. In this procedure, the orientation dependent oxide growth was performed to have a etch-mask for dry etching. The thicknesses of the grown oxides on the (111) surface and on the (100) etch stop surface were found to be ~330nm and ~90nm, respectively. The reactive ion etching by 100 watt, 9 mtorr, 40 sccm Cl2 feed gas using inductively coupled plasma (ICP) system was performed in order to etch ~90nm SiO layer on the bottom of the etch stop and to etch the Si layer on the bottom. The 300 watt RF power was connected to the substrate in order to supply ~(-500)eV. The negative ion energy would enhance the directional anisotropic etching of the Cl2 RIE. After etching, remaining thickness of the oxide on the (111) was measured to be ~130nm by scanning electron microscopy.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.