• 한국통신학회논문지
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• 제19권6호
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• pp.1056-1063
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• 1994

본 논문에서는 연상 메모리 소자에 대한 데이터와의 병렬 처리 최적 정합 방식을 적용하여 계산 효율과 처리율을 높인 단일 PE 아키텍쳐를 이용하여 CAM을 설계하였다. 설계한 CAM은 크게 3개의 기능 블록(입력 MUX, 최적 정합 CAM, 제어부)으로 구성되어 있다. 데이터 처리는 병렬 입력 및 병렬 비교를 하여 고속으로 데이터를 처리하는 전.병렬 방식을 채택하였다. 이러한 특성을 갖는 CAM은 회로 및 논리 시뮬레이션을 통하여 ETRI 3 m-well 공정 설계 규칙을 사용하여 설계하였다. 본 논문에서 설계된 CAM의 최대 동작 주파수는 20MHz이다.

• 전기전자학회논문지
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• 제17권4호
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• pp.570-578
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• 2013

본 논문에서는 곱셈기를 재사용하는 $8{\times}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{\times}8$ 코어 변환기 하나로 $8{\times}8$ 및 $4{\times}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{\times}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{\times}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{\times}8$ 코어 변환기로 $4{\times}4$ 및 $8{\times}8$ 코어 변환을 모두 처리하게 되면 $4{\times}4$ 코어 변환에서 프레임을 처리하는데 필요한 시간이 $8{\times}8$ 코어 변환의 2배가 된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 곱셈기를 재사용하여 $8{\times}8$ 코어 역변환기 하나를 두 개의 $4{\times}4$ 코어 역변환기로도 동작시킬 수 있는 새로운 코어 역변환기 아키텍쳐를 제안한다. 제안하는 $8{\times}8$ 코어 역변환기는 프레임 처리 시간이 $8{\times}8$ 코어 역변환과 $4{\times}4$ 코어 역변환에서 모두 동일하며, 기존에 제안된 아키텍쳐에 비해 게이트 수를 12% 줄일 수 있다.

• 한국산학기술학회논문지
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• 제17권4호
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• pp.752-757
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• 2016

M2M(Machine to Machine) 통신은 사람이 직접적으로 간섭하지 않더라도, 네트워크 통신을 경유하여 비즈니스 응용프로그램과 장치가 서로 의사소통을 수행한다. 본 논문에서 수행한 연구의 목적은 IMS(IP Multimedia Subsystem) 기반의 M2M 수평 서비스 플랫폼을 이용하여, M2M 게이트웨이를 사용하는 IMS 네트워크 코어를 통해 M2M 장치와 M2M AS(Application server)를 연결하는 것이다. IMS는 모바일 사용자에게 IP 멀티미디어 서비스를 제공하기 위해 3rd Partnership Project (3GPP)의 무선 표준기구가 정의한 아키텍처 프레임 워크이다. 본 논문에는 MSRP를 이용한 IMS기반의 수평적 M2M 네트워크 서비스 플랫폼의 설계와 구현이 기술되어 있다. 그리고 프로토콜과 기본 아키텍쳐를 요약하였으며, 아키텍쳐의 호출 흐름과 각 프로세스에서의 작동 요소, 아키텍쳐의 설계에 관한 자세한 설명을 제공한다. 또한, 제안하는 플랫폼의 설계와 구현 과정, 사용된 각각의 도구, 구성 요소의 선택과 그것의 중요성에 관한 설명이 서술되어 있다. 또한, M2M 게이트웨이, M2M 응용 프로그램 서버, 오픈 IMS 코어, 비즈니스 응용 프로그램과 M2M 장치를 설계하고 구현하는 방법을 설명한다.

• 한국콘텐츠학회논문지
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• 제7권11호
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• pp.9-22
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• 2007

전자문서와 같이 기업간거래에 관한 정보자원의 등록저장 및 공유에 있어서 표준화와 활용은 상당한 진척이 이루어졌으나, 비즈니스 프로세스의 경우 이를 정의하는 방법이 다양하고 복잡한 이유로 비즈니스 프로세스 정보자원의 등록저장 및 공유에는 어려움이 많다. 실제로 ebXML BPSS, WS-BPEL, BPMN 등과 같이 서비스 지향 아키텍쳐 하에서 활용가능한 여러 비즈니스 프로세스 정의 언어들이 시장에서 경쟁하고 있으며, 이들을 이용해서 표현된 다양하고 이질적인 비즈니스 프로세스 명세(정의)들을 체계적으로 등록저장하기 위한 방안이 절실히 필요한 상황이다. 이 논문에서는 ebRR4BP라고 하는 기업간 비즈니스 프로세스 등록저장소 프로토타입을 개발하여, 기업간 비즈니스 프로세스 공유의 유용함을 제시하고자 한다. 이를 위해서 먼저 다양한 기업간 비즈니스 프로세스 등록을 위한 메타데이터 온톨로지를 설계하고, 이를 ebXML 등록저장소에 구현할 수 있도록 ebXML 등록저장소 정보모델로 매핑하는 방안도 구체적으로 제시한다. 이러한 온톨로지와 매핑방안은 기업간거래 등록저장소간의 비즈니스 프로세스 메타데이터의 상호교환을 지원하기 위한 밑바탕이 될 것이다.

• 한국지리정보학회지
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• 제18권1호
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• pp.64-73
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• 2015

최근 들어, 건설현장에서의 안전사고에 대한 예방 및 신속한 대응과 함께 현장관리의 효율화를 위해서 IT와의 통합적 활용이 요구되고, 작업자의 안전 확보와 원활한 작업지시 그리고 시공의 효율성 등을 구현하기 위한 건설현장지원시스템의 구축이 필요하다. 본 연구에서는 현재 VI-GNSS(Voice Integrated-Global Navigation Satellite System)통합기술 기반의 지하구조물 건설현장지원시스템(USFSS, Underground Structure Field Support System)구축을 위하여 시스템 간 정보 전송 및 관리를 위해 데이터 및 음성정보에 대한 정보 표준화와 네트워크 아키텍쳐를 설계하였다. 이를 통하여 구축된 시스템별 정보의 안정성 테스트에서 데이터 전송 안정성의 경우 지하구조물 내 작업자 및 이동차량 시스템과 현장서버시스템에서는 각각 약 98%, 현장서버시스템과 관제시스템사이의 안정성은 약 100%를 확보할 수 있었다. 또한, 음성 전송 안정성 테스트에서 FRS(Family Radio Station)무선시스템을 통한 지하구조물 건설현장과 현장 주변 현장사무소까지의 음성 전송의 경우 1km 거리 구간을 기준으로 약 99%의 신뢰성을 확보하였다.

• 전기전자학회논문지
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• 제19권3호
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• pp.392-399
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• 2015

본 논문에서는 HEVC와 VP9 코덱의 계수 변환 (Transform)을 수행하는 통합형 아키텍쳐를 제안하여 하드웨어 크기를 줄이고자 한다. 제안하는 아키텍쳐는 HEVC $4{\times}4$ IDCT, HEVC $4{\times}4$ IDST, VP9 $4{\times}4$ IDCT, VP9 $4{\times}4$ IADST를 통합 하드웨어에서 처리가 가능하다. HEVC $4{\times}4$ IDCT와 VP9 $4{\times}4$ IDCT는 계수의 스케일만 다를 뿐 동일한 IDCT 연산을 사용하며, 마찬가지로 HEVC $4{\times}4$ IDST와 VP9 $4{\times}4$ IADST도 계수의 스케일만 다를 뿐 동일한 IDST 연산을 사용한다. 더욱이 IDCT 연산과 IDST 연산에는 상당히 많은 유사점이 있어 일부 하드웨어를 공동으로 사용할 수 있다. 따라서 제안하는 하드웨어는 4가지 연산에 대해 곱셈기의 계수는 각각 다르지만 버터플라이 덧셈기등은 공통으로 사용하여 통합적으로 수행한다. 0.18um 공정에서 합성했을 때 게이트 수가 약 6,679 게이트로 기존 아키텍처 대비 25.3% 감소함을 확인하였다.

• 정보처리학회논문지D
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• 제8D권6호
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• pp.771-780
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• 2001

EJB(Enterprise JavaBeans)는 서버측 컴포넌트 모델로 소프트웨어 개발의 복잡도를 감소시키고 재사용성을 높여 주므로 소프트웨어 산업계는 현재 EJB 컴포넌트의 개발에 많은 관심을 가지고 있다. 그러나 특정 어플리케이션 시스템을 위해 제삼자에 의해 개발되어 tightly 결합된 EJB 컴포넌트를 plug-&-play 방식으로 조립하여 재사용하는 것은 쉽지 않다. 따라서 EJB 컴포넌트를 레고 블럭게임하듯이 쉽고 빠르게 조립하여 재사용할 수 있는 합성 방법에 대한 연구가 필요하다. 본 논문에서는 Chiron-2(C2) 스타일을 이용하여 EJB를 합성하는 방법에 대하여 설명한다. 먼저 EJB 합성을 위해 EJB를 지원하는 C2 아키텍쳐 프레임워크를 변경하고 변경된 프레임워크를 이용하여 EJB 합성을 위해 필요한 EJB wrapper를 생성하는 방법에 대하여 설명한다. 또한 여러 EJB 컴포넌트로 구성된 C2 아키텍쳐를 하나의 단일 EJB 컴포넌트로 사용할 수 있도록 하기 위한 합성 EJB를 생성하는 방법에 대하여 설명한다.

• 정보처리학회논문지A
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• 제13A권3호
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• pp.191-198
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• 2006

최근 디지털 멀티미디어 응용기기는 휴대 편의성은 물론 하나의 기기에서 다양한 멀티미디어 데이터 처리를 가능하게 하는 기능적 집적이 이루어지고 있다. 이와 같은 추세는 기기가 처리해야 하는 데이터 양의 증가와 이를 수행하기 위하여 요구되는 온칩 메모리의 크기 및 연산 유닛의 고성능화를 요구하여 전력 소비량의 증가를 유발시킨다. 연산 엔진에서 사용되는 대표적인 온칩 메모리인 캐쉬는 전력 사용에 있어서 중요한 비율을 차지하는 구조로 저전력 설계를 위한 구조적 개선의 주요 대상이다. 본 논문에서는 멀티미디어 응용을 수행하는 연산 엔진의 데이터 캐쉬에서 소비되는 전력을 감소시키기 위하여 멀티미디어 응용의 데이터 사용 특성을 파악하여 이 특성을 전력소비를 감소시키는 목적으로 활용 가능한 분할된 캐쉬구조를 제안한다. 그리고 각각의 분할된 캐쉬에 대하여 특정 주소 영역의 데이터 참조를 고정시킴으로써 얻을 수 있는 전력 소비면의 성능 향상을 평가한다. 시뮬레이션 결과 제안하는 캐쉬 구조는 같은 크기의 직접사상 캐쉬, 2중연관 캐쉬, 4중연관 캐쉬에 대해 유사한 성능을 나타내면서, 각각의 기존 캐쉬 구조와 비교하였을 경우 33.2%, 53.3% 및 70.4%만큼 감소된 전력으로 동작 가능하다.

• 한국공간정보시스템학회 논문지
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• 제3권1호
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• pp.37-48
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• 2001

지능형 교통 시스템(ITS)은 여행자에게 출발 전 또는 출발 후 도움이 되는 서비스와 유용한 데이터를 제공하는 여행자정보고급화 시스템을 포함하고 있다. 이 시스템은 출발전교통정보 안내 서브시스템, 운전중 교통정보제공 서브시스템, 동적주행안내 서브시스템들로 구성되어 있다. 여행자정보고급화 시스템은 표준화 작업을 총괄하는 기준 프레임워크인 국가 아키텍쳐에 따라 설계될 필요가 있다. 최근 소프트웨어 기술이 급속히 개선되고 안정화됨에 따라 미리 개발된 강력한 ITS 기술도 재사용 할 필요성이 있다. 컴포넌트와 개방형 인터페이스에 기반한 ITS 표준화는 현재 ITS 기술의 재사용성 문제를 해결하는 방법이 된다. 본 논문은 UML을 이용하여 컴포넌트에 기반한 여행자정보고급화 시스템을 설계한 결과를 제시하고 있으며 이 UML 방법은 새로 개발되는 ITS 컴포넌트를 위한 표준화된 모델을 제공할 것으로 기대된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1488-1491
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• 1987

This paper describes 16-point FFT processor using systolic array and its implementation into VLSI. Designed FFT processor executes FFT/IFFT arithmetic under mode control and consists of cell array, array controller and input/output buffer memory. For design for testibility, we added built-in self test circuit into designed FFT processor. To verify designed 16-point FFT processor, logic simulation was performed by YSLOG on MICRO-VAXII. From the simulation results, it is estimated that the proposed FFT processor can perform 16-point FFT in about 4400[ns].