JSTS:Journal of Semiconductor Technology and Science
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제17권4호
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pp.505-513
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2017
As mobile systems are performing various functionality in the IoT (Internet of Things) era, network-on-chip (NoC) plays a pivotal role to support communication between the tens and in the future potentially hundreds of interacting modules in system-on-chips (SoCs). Owing to intensive research efforts more than a decade, NoCs are now widely adopted in various SoC designs. Especially, studies on application-specific NoCs (ASNoCs) that consider the heterogeneous nature of modern SoCs contribute a significant share to use of NoCs in actual SoCs, i.e., ASNoC connects non-uniform processing units, memory, and other intellectual properties (IPs) using flexible router positions and communication paths. Although it is not difficult to find the prior works on ASNoC synthesis and optimization, little research has addressed the issues how to convert different protocols and data widths to make a NoC compatible with various IPs. Thus, in this paper, we address important issues on ASNoC implementation to support and convert multiple interfaces. Based on the in-depth discussions, we finally introduce our FPGA-proven full-custom ASNoC.
A comparative Life Cycle Assessment(LCA) among three types of Electric Motor Unit(EMU) Interior Panel(IP) was conducted. A functional unit for comparative LCA is a weight of IP for 1 EMU. It assumed that Manufacturing stage and its upstream processes, Use stage and End of Life(EoL) stage are included in the boundary of product system. For Use stage, the weight of IP causes electricity consumption. It is assumed that aluminum IP is recycled and the other IPs are incinerated at the EoL stage. As comparison results, aluminum IP has much larger environmental impact(5.162pt) than others(FRP IP; 4.069pt, Phenol IP; 4.053pt) even though recycling consideration is included. The manufacturing stage of aluminum has relative big envrionmental impact(1.824pt) and this point make the most important difference from other IPs(FRP IP; 0.1617pt, Phenol IP; 0.4534pt)). Despite of large weight difference between FRP IP(888.56Kg) and phenol IP(315Kg), the final environmental impact result has only little difference(0.016pt, 0.39%). With this result, the EMU designer can choose IP with a consideration of the environmental performance of IP.
사이버 침해에 실시간적이고 능동적으로 대응하기 위해 침해탐지시스템(IDS), 침입방지시스템(IPS), 방화벽(Firewall) 등 단위 정보보호시스템 뿐만 아니라 보안장비의 로그, 시스템 로그, 애플리케이션 로그 등 기종이벤트를 연관, 분석하여 해킹시도를 탐지하는 통합보안관제시스템(ESM)을 사용하고 있다. 하지만 공격이 정교화되고 고도화됨에 따라 기존의 시그너처 기반 탐지 방식의 한계점이 도출되고 있으며, 이를 극복하기 위해 빅데이터 처리 기술을 이용한 공격 모델링에 기반으로 한 징후탐지 기술이 연구되고 있다. 징후탐지 기술의 효과는 공경을 대표하는 특징 점을 정확하게 추출하고, 추출된 특징 정보를 조합하여 실효성 있는 공격 모델링을 수행하는 것이 핵심이다. 본 논문에서는 이와 같은 모델링의 기반이 되는 공격 특징을 추출하고, 시나리오 기반 모델링을 수행하여 지능적 위협을 탐지할 수 있는 방법을 제안한다.
Purpose: The purpose of this study was to compare the fracture strength of the zirconia monolithic all-ceramic crowns according to the thickness(0.5 mm, 0.8 mm, 1.1 mm) and IPS Empress II ceramic crown of 1.5 mm thickness. Material and method: Eight crowns for each of 3 zirconia crown groups were fabricated using CAD/CAM system(Kavo, Germany) and eight Empress II crowns were made from silicone mold and wax pattern. Each crown group was finished in accordance with the specific manufacturer s instruction. All crowns were luted to the metal dies using resin cement and mounted on the testing jig in a universal testing machine. The load was directed at the center of crown with perpendicular to the long axis of each specimen until catastrophic failure occurred. Analysis of variance and Tukey multiple comparison test(p<.05) were applied to the data. Results and Conclusion: 1. The fracture strength of the zirconia monolithic all-ceramic crown was higher thickness increased(p<.05). 2 The fracture strength of 1.1 mm thickness zirconia monolithic all-ceramic crown was higher than the fracture strength of 1.5 mm thickness IPS Empress II crown(p<.05). 3. The fracture strength of 0.5 mm thickness zirconia monolithic all-ceramic crown exceeded maximum occlusal forces.
현재 네트워크 정보보호를 위하여 다양한 보안 시스템들이 개발되어 활용되고 있다. 보안 솔루션을 도입하는 것만으로 보안상의 위험을 상당수 방지할 수 있지만, 보안 솔루션은 그 목적과 기능에 따라 적절한 형태로 사용되어야 충분한 가치가 발휘될 수 있다. 정보보호시스템에 많이 사용되는 보안 솔루션으로는 방화벽, IDS, IPS 등이 있다. 그러나 다양한 정보보호시스템을 도입하고 있더라도 이를 우회하여 공격하는 기법은 항상 존재한다. 본 논문에서는 정보보호시스템에서 우회공격 기법에 대한 대응 방안과 우회 공격 기법을 훈련에 적용할 수 있는 효과적인 훈련 시나리오를 제안한다. 제안한 대응 훈련 시나리오의 유효성을 검증하기 위해 GNS3 네트워크 시뮬레이터를 사용하였으며, VirtualBox를 이용하여 가상 운영체제를 구축하였다. 제안하는 네트워크 정보보호시스템을 우회하는 공격에 대한 대응훈련 시나리오는 실제 공격에 대응하는데 매우 효과적으로 활용될 수 있다.
기존의 침입차단시스템과 침입탐지시스템의 단점을 개선할 수 있는 지능적 연계 침입방지시스템을 제안한다. 제안된 보안 시스템은 공격 검출, 공격 우회로 설정 및 통신량 대역 확보, 다른 연계 보안 시스템에 공격 정보 홍보, 내부 IPS에서의 필터 생성, 차단 필터링의 즉각적인 업데이트, 공격 패킷 차단 및 서비스와 포트 차단 설정이다. 스위치 타입 구현과 동적 재설정 메모리들을 통해 새로운 보안 규칙과 패킷 필터링을 실시간으로 교환하고 패킷을 처리한다. 네트워크 성능 실험에서 해커의 공격인 2.5 Gbs의 DDoS, SQL Stammer, Bug bear, Opeserv worm 등에 대한 공격검출이 실시간으로 이루어졌다. 이를 갱신하는 보안 정책 알고리즘의 즉각적인 갱신의 결과로 정상적인 패킷 외에 해커의 공격으로 인한 패킷은 차단되었고, 트래픽은 감소되어, 정상적인 내부와 외부 네트워크 트래픽의 잔여 대역폭을 확보하였다.
컴퓨터 네트워크 규모의 지속적 확장과 함께 방화벽, IDS, IPS 등의 각종 보안 시스템들은 네트워크 보안과 관련해 더욱더 막대한 양의 정보를 생성하고 있어 보안 담당자가 그 속에 숨겨진 보안 위협의 징후를 탐지하는 일은 더욱 어려워지고 있다. 보안 담당자들의 '네트워크의 보안상황 인지'(Network Security Situational Awareness)는 여러 관점에서 발생하는 보안 이벤트들 사이의 관계에 기초하여 전체적인 컴퓨터 네트워크의 보안 상황을 효과적으로 판단하는 것으로 이의 과정은 크게 '식별', '이해', '예측'의 3단계로 나눠지며, '식별'과 '이해'는 그 뒤에 이어지는 '예측'과 적절한 대응의 전제 조건이 된다. 그러나 다량의 정보들 속에서 '식별'과 '이해' 과정은 더욱 어려워지고 있다. 본 논문은 다량의 정보들의 '식별'과 '이해' 단계에 효과적인 것으로 알려져 있는 시각화 기법을 적용하여 대규모 네트워크의 보안상황 인지를 돕기 위해 설계한 '허니컴' 시각화 시스템을 제안하고, VAST Challenge 2012의 데이터를 기반으로 실증적인 효과를 확인하였다.
본 논문에서는 기존 네트워크의 물리적인 구조 및 구성을 변경하지 않고 네트워크 보안을 도입할 수 있는 방안으로 "Man In The Middle Attack" 공격 기법을 역이용함으로, Single Ethernet Interface만으로 가상 네트워크 오버레이를 형성하여 논리적인 In-line Mode를 구현하여 외부의 공격으로부터 네트워크를 보호하는 초소형 네트워크 보안 센서와 클라우드서비스를 통한 통합관제 방안을 제안한다. 실험 결과, Single Ethernet Interface만으로 가상 네트워크 오버레이를 형성하여 논리적인 In-line Mode를 구현할 수 있었으며, Network IDS/IPS, Anti-Virus, Network Access Control, Firewall 등을 구현할 수 있었고, 초소형 네트워크보안센서를 클라우드서비스에서 통합관제하는 것이 가능했다. 본 논문의 제안시스템으로 저비용으로 고성능의 네트워크 보안을 기대하는 중소기업에 도움이 되고 또한, IoT 및 Embedded System 분야에 안전·신뢰성을 갖춘 네트워크 보안환경을 제공할 수 있다.
As microprocessor and SOC (System On a Chip) performance moves into the GHz speed, the high-speed asynchronous design is becoming challenge due to the disadvantageous power and speed aspects in synchronous designs. The next generation on-chip systems will consist of multiple independently synchronous modules and asynchronous modules for higher performance, so the interface module for data transfer between multiple clocked IPs is designed with Xilinx FPGA and simulated with RISC microprocessor.
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[게시일 2004년 10월 1일]
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