• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.307-310
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• 2001

디지털 통신 시스템의 기저대역 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 파라미터화 된 복소수 승산기 IP (Intellectual Property)를 설계하였다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-b∼24-b 범위에서 2-b 단위로 선택할 수 있도록 파라미터화 하였으며, GUI 환경의 코어 생성기 (PCMUL_GEN)에 의해 지정된 비트 치기의 복소수 승산기의 VHDL 코드를 생성한다. 설계된 복소수 승산기 IP 코어는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 방식의 radix-4 Booth 인코딩/디코딩 회로를 적용함으로써, 내력 구조 및 배선이 단순화되어 고집적/고속/저전력의 장점을 갖는다. 설계된 IP는 Xilinx FPGA 보드로 구현하여 기능을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권12호
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• pp.749-755
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• 2003

최근 레지듀 수체계를 기반으로 하는 컴퓨터 영상처리, 음성출력 등의 디지털 신호처리 하드웨어에 관한 연구가 고속저가의 하드웨어 구현에 크게 기여하고 있다. 본 논문에서는 모듈라이$(2^k-1, 2^k, 2^k+1)$를 사용하여 RNS에서 WNS로 WNS에서 RNS로 변환하는 방법을 통해 승산기를 설계 및 구현한다. 이는 CRT 변환을 중첩다중비트 주사기법을 접목한 시뮬레이션을 통해, 기존의 방법보다 속도가 빠르다는 것을 알 수 있고, 이는 RNS의 병렬처리와 캐리부재의 연산특성 때문임을 알 수 있다.

• 대한전자공학회논문지
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• 제20권6호
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• pp.6-10
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• 1983

본 논문에서는 레지듀 연산(residue arithmetic)을 사용하여 디지탈 필터를 실현하는 한 가지 방법을 제시 하였다. 기존의 레지듀 디지탈 필터가 비교적 적은 비트 수를 갖는 신호만을 처리할 수 있었던 것에 비해, 여기서는 비트 슬라이스 알고리즘[1]의 원리를 적용함으로써 보다 많은 비트 수를 갖는 신호를 처리할 수 있도록 했으며, 또한 레지듀 가감산 및 승산은 연산표에 의해서 고속으로 수행될 수 있으므로 이를 이용하여 비트 슬라이스 알고리즘의 단점인 융통성 (flexibility)의 문제를 해결하였다. 실제로 종속 접속형 4차 버터워즈 저역통과 디지탈 필터를 구성하여 실험함으로써 이와 같은 사실들을 입증할 수 있었다.

• 대한임베디드공학회논문지
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• 제12권1호
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• pp.11-18
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• 2017

Finite field arithmetic has been extensively used in error correcting codes and cryptography. Low-complexity and high-speed designs for finite field arithmetic are needed to meet the demands of wider bandwidth, better security and higher portability for personal communication device. In particular, cryptosystems in GF($2^m$) usually require computing exponentiation, division, and multiplicative inverse, which are very costly operations. These operations can be performed by computing modular AB multiplications or modular $AB^2$ multiplications. To compute these time-consuming operations, using $AB^2$ multiplications is more efficient than AB multiplications. Thus, there are needs for an efficient $AB^2$ multiplier architecture. In this paper, we propose a low latency Montgomery $AB^2$ multiplier using redundant representation over GF($2^m$). The proposed $AB^2$ multiplier has less space and time complexities compared to related multipliers. As compared to the corresponding existing structures, the proposed $AB^2$ multiplier saves at least 18% area, 50% time, and 59% area-time (AT) complexity. Accordingly, it is well suited for VLSI implementation and can be easily applied as a basic component for computing complex operations over finite field, such as exponentiation, division, and multiplicative inverse.

• 전력전자학회논문지
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• 제6권2호
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• pp.202-208
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• 2001

스위치드 리럭턴스 모터(Switched Relutance Motor : 이하 SRM)는 이중 돌극형으로 되어있으며, 상권선은 고정자만 사용한다. 다른 어느 전동기보다도 간단한 구조를 가지고 있어 제작단가가 저렴하고, 기계적으로 견고하며, 고온 등의 열악한 환경에서도 신뢰성이 높으며, 브러쉬 등이 없어 유지비가 거의 들지 않는 장점을 지니고 있다. 그러나 SRM은 상여자를 위하여 회전자의 위치정보를 알아야하므로 위치 검출기가 필요하고, 정속도 운전을 위하여 타코 발전기나 엔코더가 부가적으로 필요하다. 그러나 본 논문에서는 회전자의 속도측정을 얻기 위하여 고가의 엔코더를 사용하지 않고, 단지 간단한 슬롯 디스크로부터 위치를 검출하여 속도를 추정할 수 있는 알고리즘을 제시하고 개발하였다. 속도 추정 알고리즘을 적용한 가변속 디지털 제어시스템을 구현하기 위하여 TI사의 TMS320F240-20MIPS 고정 소수점 연산용 프로세서를 사용하였다. 개발한 시스템을 실험한 결과 넓은 범위에 걸쳐 속도제어가 가능하였고, 단일 펄스모드, 하드 쵸핑모드 및 소프트 쵸핑모드 뿐만 아니라, 전류제어 동작모드에서 가변속 제어가 가능하였다. 그리고 어드밴스각 제어가 가능하였다.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.636-644
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• 2015

이 논문에서는 CAM shift알고리즘과 8방향 탐색 위도우를 결합하여 객체의 추적 성능을 향상하는 방법과 추적에 이용되는 프레임의 수를 줄여 연산을 줄이는 방법을 제안한다. CAM shift는 대표적인 색상을 이용한 추적 방법이나 빠른 속도로 이동하는 물체를 추적하기 어려운 단점이 있다. 이를 해결하기 위해 추적 대상을 놓쳐버린 시점에서 마지막으로 추적에 성공한 시점의 정보를 이용하여 8방향 탐색을 실시하여 객체를 찾아 낸 후 CAM shift의 탐색 윈도우를 이동시켜 기존의 CAM shift로는 추적이 불가능한 고속 이동 물체에 대해서도 보다 정확한 추적이 가능하게 되었다. 또한 하드웨어의 발달로 초당 생산되어지는 프레임의 수가 증가하여 불필요한 연산이 증가하게 되었고, 이를 줄이기 위해 추적에 이용되는 프레임의 수를 줄여 연산을 줄여 이 전보다 효율을 높일 수 있었다.

• 한국지능시스템학회논문지
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• 제15권2호
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• pp.224-229
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• 2005

일반적으로 유전 알고리즘은 전형적인 프로세서에서 수행할 경우 매우 큰 시간 공간 복잡도를 가진다. 따라서 유전 알고리즘 처리를 위해서는 고성능$\cdot$고가격의 프로세서를 필요로 하게 된다. 또한 이것은 유전 알고리즘을 소형 이동 로봇과 같이 비교적 간단한 룰을 필요로 하는 실제 하드웨어에 적용하는데 있어 큰 장벽으로 작용한다. 이러한 문제의 해결을 위해, 본 논문에서는 유전 알고리즘의 신속한 처리를 위해 강화된 프로세서 구조를 보인다. 정렬 네트워크와 residue number system (RNS)를 이용하여 일반적인 프로세서의 구조를 유전 알고리즘의 처리에 효율적이도록 강화할 수 있다. 정렬 네트워크는 유전 알고리즘에 필수적인 해들의 품질 비교를 하드웨어적으로 처리할 수 있게 하여 수행에 요구되는 시간을 줄일 수 있다. RNS는 산술 연산의 속도를 좌우하는 bit 사이즈를 줄여 전체적인 로직의 사이즈를 줄이고, 산술 연산의 처리 속도를 빠르게 할 수 있다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.62-71
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• 2002

본 논문은 고속의 FFT 연산을 위한 DSP(Digital Signal Processor) 명령어와 그 하드웨어 구조를 제안한다. 제안된 명령어는 MAC 연산에 의존하는 기존의 DSP 칩과는 다른 새로운 연산 과정을 수행한다. 본 논문은 새로운 명령어의 원활한 수행을 위한 데이터 연산 유닛(Data Processing Unit : DPU)의 하드웨어 구조를 제안한다. 제안된 명령어 및 하드웨어 구조는 기존의 DSP 칩과 비교하여 FFT 연산 속도가 2배 향상되었다. 제안된 구조는 Verilog HDL을 사용하여 설계되었으며 0.35 ${\mu}m$ 표준 셀 라이브러리를 사용하여 수행되었다. 분석 결과 최대 동작 주파수는 약 144.5 MHz이다.

• 대한치과보철학회지
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• 제35권1호
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• pp.31-42
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• 1997

This study was performed to investigate the surface roughness of the Cerec Vita Mark II polished by various polishing techniques, compare with that of the Vintage enamel porcelain glazed by high temperature glazing technique. All of the Cerec specimen were finished with sequential use of high speed diamond burs(grit 45, 30 and $15{\mu}m$). The groups were divided into 5 groups : Group I : Cerec Vita Mark II block specimens polished with Sof-lex discs. Group II : Cerce Vita Mark II block specimens polished with Two Striper MPS. Group III : Cerce Vita Mark II block specimens polished with Enhance. Group IV : Cerce Vita Mark II block specimens polished with Porcelain laminate polishing FG kit. Group V : Vintage enamel porcelain glazed by high temperature glazing Technique. Each group was consisted of 10 specimens. The surfaces produced were examined quantitatively using a laser specular reflectance machine(Perthen RM600-s, Feinpruf Perthen GmbH., Germany) and qualitatively under SEM(JSM-5400, JEOL, Japan). The Results were as follows : 1. The arithmetic mean roughness value(Ra) in groups 1, 2, 3 and 4 was higher than that of group5. There was statistically significant difference(P<0.05). 2. The arithmetic mean roughness value(Ra) decreased in the following orders : group 1, group 2, group 4, group 3 and there was no statistically significant difference between group 1 and group 2, group 3, and group 4. There was statistically significant difference among group 1, 2, and group 3, 4 and group 5(P<0.05). 3. The maximum individual peak-to-valley-height(Rmax) decreased in the following orders : group 2, group 1, group 4, group 3, group 5 and there was no statistically significant difference between group 1 and 2, group 1 and group 4, group 3 and group 5. There was statistically significant difference among group 1, 2, and group 1, 4 and group 3, 5(P<0.05). 4. The treated surfaces of group 5 had smoother surface than that of groups 1, 2, 3, 4 with SEM.