• 한국철도학회:학술대회논문집
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• 한국철도학회 1998년도 창립기념 춘계학술대회 논문집
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• pp.442-449
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• 1998

Since it is essential for traction motors to reduce size and weight to achieve given traction effort, they need high input voltage. But the lack of input voltage occurs periodically due to the characteristics of train system. Therefore traction inverters use over-modulation PWM to maximize inverter's voltage gain. On the other hand, IGBT inverters can use higher frequency twice than GTO ones, which resulted in the need for novel optimal synchronous PWM strategy. This paper suggests that linearly-compensated overmodulation/optimal synchronous PWM strategy and also the simulation results of the method for a real traction motor-intertia model are presented.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2007년도 하계학술대회 논문집
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• pp.98-100
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• 2007

This paper proposes a robust digital controller for PWM voltage source inverter using CRA method. The usual inverter controller for the operation of constant voltage and constant frequency consists of a double looped PI controller for the outer voltage controller and the inner current controller, of which the order of characteristic polynomial is high and so the gain tuning is difficult. Considering the limited switching frequency of the devices and sampling frequency of the digital controller, the gain tuning is usually based on the engineering experiences with the try and error method. In this paper, the error-space approach is used to get the system model including the controller with low order, and the characteristic ratio assignment (CRA) method is proposed for the design of robust controller which has the advantage to design the optimal gain to meet the referenced response and overshoot within the limit range. The PSiM simulation and experience results are shown to verify the validity of the proposed controller.

• 전력전자학회논문지
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• 제16권2호
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• pp.114-121
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• 2011

본 논문에서는 고승압.대전력 응용에 적합한 소프트스위칭 인터리빙 부스트 컨버터를 제안한다. 제안하는 컨버터는 동일 듀티로 기존 부스트 컨버터보다 약 2배의 승압비를 얻을 수 있고 스위치와 다이오드의 전압정격은 약 1/2로 감소되어 $R_{DS(ON)}$과 전압 강하가 작은 소자 사용으로 도통손실을 감소시킬 수 있다. 또한 수동소자의 전압정격이 감소되어 전체 에너지량도 1/2로 감소된다. 더욱이 CCM에서도 스위치의 ZVS 턴온이 가능하고 다이오드의 ZCS 턴오프 동작으로 역방향 회복에 의한 서지가 거의 없어 스위칭 손실이 감소된다. 2kW의 시작품으로 제안하는 컨버터의 타당성을 검증하였다.

• 한국전기전자재료학회논문지
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• 제15권9호
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• pp.743-749
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• 2002

A 1.5V 70㏈ 100MHz CMOS class-AB complementary operational amplifier is presented. For obtaining the high gain and the high unity gain frequency, the input stage of the amplifier is designed with rail-to-rail complementary differential pairs which are symmetrically parallel-connected with the NMOS and the PMOS differential input pairs, and the output stage is designed to the rail-to-rail class-AB output stage including the elementary shunt stage technique. With this design technique for output stage, the load dependence of the overall open loop gain is improved and the push-pull class-AB current control can be implemented in a simple way. The designed operational amplifier operates perfectly on the complementary mode with 180$^{\circ}$ phase conversion for 1.5V supply voltage, and shows the push-pull class-AB operation. In addition, the amplifier shows the DC open loop gain of 70.4 ㏈ and the unity gain frequency of 102 MHz for $C_{L=10㎊∥}$ $R_{L=1㏁}$ Parallel loads. When the resistive load $R_{L}$ is varied from 1 ㏁ to 1 ㏀, the DC open loop gain of the amplifier decreases by only 2.2 ㏈.a$, the DC open loop gain of the amplifier decreases by only 2.2 dB.

• 한국통신학회논문지
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• 제17권8호
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• pp.867-880
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• 1992

본 논문에서는 갈륨비소 연산 증폭기의 입력단 설계에 있어서 기초가 되는 차동 증폭기에 사용될 이득 증가 기법을 적용한 단일 증폭기와 새로운 구성의 전류 미러를 설계하였다.차동 전압 이득을 높이기 위하여 단일 증폭기의 bootstrap 이득 증가 기법을 이용하여 차증 증폭기를 구성하였다. 차동 증폭기에 사용되는 정전류원으로서 주파수 특성이 우수한 선형 역상 전류 미러를 사용하여 회로의 안정화를 꾀하였다. 또한, 동상 전압 이득을 감소시키기 위하여 common mode feedback을 사용함으로써 차동 증폭기의 성능 평가에 있어서중요한 CMRR을 높였다.PSPICE를 통한 시뮬레이션 결과, 기본 단일 증폭기의 이득은 29.dB인데 비하여 새로 설계된 new bootstrapped 이득 증가 기법을 사용한 경우에는 57.67db로써 이득이 28.26dB 개선되었음을 알 수 있었다. 또한, 본 논문에서 설계한 차동 증폭기는 차동 이득이 57.66dB, CMRR이 83.98dB로써 기존의 논문보다 향상되었고 주파수 특성면에서도 차단 주파수가 23.26GHz로써 우수함을 입증하였다.

• Journal of Power Electronics
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• 제17권3호
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• pp.590-600
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• 2017

This paper presents a ripple-free input current modified interleaved boost converter for high step-up applications. By integrating dual coupled inductors and voltage multiplier techniques, the proposed converter can reach a high step-up gain without an extremely high turn-ON period. In addition, a very small auxiliary inductor employed in series to the input dc source makes the input current ripple theoretically decreased to zero, which simplifies the design of the electromagnetic interference (EMI) filter. In addition, the voltage stresses on the semiconductor devices of the proposed converter are efficiently reduced, which makes high performance MOSFETs with low voltage rated and low resistance $r_{DS}$(ON) available to reduce the cost and conduction loss. The operating principles and steady-state analyses of the proposed converter are introduced in detail. Finally, a prototype circuit rated at 400W with a 42-50V input voltage and a 400V output voltage is built and tested to verify the effectiveness of theoretical analysis. Experimental results show that an efficiency of 95.3% can be achieved.

• 한국산학기술학회논문지
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• 제13권10호
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• pp.4745-4750
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• 2012

본 논문에서는 저전압 저전력 필터 설계에 적합한 전류모드 방식을 이용하여 고속 전력선통신(PLC)모뎀 수 신단의 1MHz~30MHz 차단주파수를 갖는 6차 대역통과 필터를 설계하였다. 3차 바터워스 고역통과 필터와 3차 체비세프 저역통과 필터를 종속연결로 구성하여 대역통과 필터를 설계하였다. 필터를 구성하기 위한 핵심로써 기존의 전류미러형 적분기에 비하여 증가된 이득 및 차단주파수를 가지는 새로운 전류모드 적분기를 설계하였다. 설계된 전류모드 적분기의 이득과 차단주파수는 각각 32.2dB 및 247MHz이였다. 설계된 6차 대역통과 필터의 차단주파수는 제어전압에 따라서 200KHz에서 50MHz까지 조정이 될 수 있으며 소비전력은 공급전압 1.8V에서 2.85mW이였다. 설계된 대역통과 필터는 1.8V, $0.18{\mu}m$ CMOS 공정파라메터를 사용하여 검증되었다.

• ETRI Journal
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• 제41권3호
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• pp.383-395
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• 2019

Clock Controlled Dual keeper Domino logic structures (CCDD_1 and CCDD_2) for achieving a high-speed performance with low power consumption and a good noise margin are proposed in this paper. The keeper control circuit comprises an additional PMOS keeper transistor controlled by the clock and foot node voltage. This control mechanism offers abrupt conditional control of the keeper circuit and reduces the contention current, leading to high-speed performance. The keeper transistor arrangement also reduces the loop gain associated with the feedback circuitry. Hence, the circuits offer less delay variability. The design and simulation of various wide fan-in designs using 180 nm CMOS technology validates the proposed CCDD_1 and CCDD_2 designs, offering an increased speed performance of 7.2% and 8.5%, respectively, over a conventional domino logic structure. The noise gain margin analysis proves good robustness of the CCDD structures when compared with a conventional domino logic circuit configuration. A Monte Carlo simulation for 2,000 runs under statistical process variations demonstrates that the proposed CCDD circuits offer a significantly reduced delay variability factor.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제54권1호
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• pp.33-39
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• 2005

Comparing with the conventional transformer without the air gap, a contactless transformer with the large air gap between the long primary winding and the secondary winding has increased leakage inductance and reduced magnetizing inductance. For transferring the primary power to the secondary one, the high frequency series resonant converter has been widely used for the contactless power supply system with the large air gap and the increased leakage inductance of the contactless transformer However, the high frequency series resonant converter has the disadvantages of the low efficiency and high voltage gain characteristics in the overall load range due to the large air gap and the circulating magnetizing current. In this paper, the characteristics of the high efficiency and unit voltage gain are revealed in the proposed three-level series-parallel resonant converter. The results are verified on the simulation based on the theoretical analysis and the 5kW experimental prototype.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.221-226
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• 2012

본 논문에서는 광대역 (400 MHz~2000 MHz) 2단 증폭단을 설계, 제작 및 측정하였다. 제안한 증폭단은 새로운 구조의 이득제어 방식을 적용하여 고이득, 저잡음지수 및 높은 선형성 특성을 구현하였다. 증폭단은 공통 에미터 구조의 초단 증폭기 및 캐스코드 구조의 가변이득 증폭기. 입력신호의 크기를 감지하는 전력감지회로로 구성하였다. 제안한 증폭단은 설계 대역에서 전체이득 29 dB~37 dB, 잡음지수 1.5 dB을 나타내었고, 강전계 입력 조건에서 전력감지회로에서 발생되는 제어전압 2.0V인 조건에서 3차 상호변조 왜곡 신호의 크기는 측정 장비의 잡음레벨 보다 낮은 특성을 나타내어 높은 선형성 특성을 나타내었다.