• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 C
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• pp.863-866
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• 1999

(Ba,Sr)$TiO_3$ thin films have attracted groat interest as new dielectric materials of capacitors for ultra-large-scale integrated dynamic random access memories (ULSI-DRAMs) such as 1 Gbit or 4 Gbit. In this study, inductively coupled $BCl_3/Cl_2$/Ar plasmas was used to etch (Ba,Sr)$TiO_3$ thin films. RF power/dc bias voltage = 600 W/-250 V and chamber pressure was 10 mTorr. The $Cl_2/(Cl_2+Ar)$ was fixed at 0.2, the (Ba,Sr)$TiO_3$ thin films were etched adding $BCl_3$. The highest (Ba,Sr)$TiO_3$ etch rate is 480$\AA/min$ at 10 % $BCl_3$ adding to $Cl_2$/Ar. The characteristics of the plasmas were estimated using optical emission spectroscopy (OES). The change of Cl, B radical density measured by OES as a function of $BCl_3$ percentage in $Cl_2$/Ar. The highest Cl radical density was shown at the addition of 10% $BCl_3$ to $Cl_2$/Ar. To study on the surface reaction of (Ba,Sr)$TiO_3$ thin films was investigated by XPS analysis. Ion enhancement etching is necessary to break Ba-O bond and to remove $BaCl_2$. There is a little chemical reaction between Sr and Cl, but Sr is removed by physical sputtering. There is a chemical reaction between Ti and Cl, and Tic14 is removed with ease. The cross-sectional of (Ba,Sr)$TiO_3$ thin film was investigated by scanning electron microscopy (SEM), the etch slope is about $65\;{\sim}\;70$.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.701-701
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• 2013

표면조직화는 입사되는 빛의 반사를 줄이고 태양전지 내부에서 빛의 이동거리를 길게하여 효율을 향상시키는 중요한 요소가 된다. 결정질 실리콘 표면 조직화에서 일반적으로 알카리 습식 식각이 많이 사용되며 이 식각 방법으로 반사도를 400~1000 nm의 파장에서 평균 11%까지 줄일 수 있다. 본 논문에서는 빛의 반사를 더 줄여 단락전류를 향상 시키기 위해 기존 NaOH를 이용한 표면 조직화를 수행한 후에 반응성 이온 식각 공정을 적용하는 2단계 표면 조직화 공정을 최적화 하였다. 먼저 NaOH 2%, IPA 7.5%용액에서 $80^{\circ}C$ 유지하면서 35분간 식각을 한 후에 ICP 장치에서 SF6/O2 비율 1:1, 공정 압력 25 mTorr, 시간 200 s로 고정하고 RF 파워를 25~200 W로 변화를 주면서 실험 하였다. 그 결과 마이크로 크기의 피라미드 위에 나노 크기의 피라미드를 형성할 수 있었으며 400~1,000 nm 파장에서 평균 4.96%까지 반사도를 낮출 수 있었다. 기존 알카리 식각 공정에 비해 반사도가 많이 낮아지게 되어 입사되는 빛의 양이 증가함으로서 단락전류가 증가하고 효율이 향상될 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.18-24
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• 2000

(Ba,Sr)$TiO_3$ 박막은 ULSI-DRAM 즉 1-4 Gbit급 DRAM용 셀(cell) 커패시터의 새로운 유전물질로 각광받고 있다. 본 연구에서는 ICP 장비에서 $BCl_3/Cl_2/Ar$ 플라즈마로 (Ba,Sr)$TiO_3$ 박막을 식각하였다. 이때 RF power/dc bias voltage는 600W/-250V, 반응로의 압력은 10mTorr 이었다. $Cl_2/(Cl_2+Ar)$은 0.2로 고정하였고, $BCl_3$ 가스를 첨가하면서 (Ba,Sr)$TiO_3$ 박막을 식각하였다. $BCl_3$ 가스를 10% 첨가하였을 때, $480{\AA}/min$으로 (Ba,Sr)$TiO_3$ 박막은 가장 높은 식각 속도를 나타내었다. $Cl_2/Ar$가스에 $BCl_3$의 첨가 비에 따른 Cl, BCl 및 B의 라디칼 밀도를 optical emission spectroscopy(OES)에 의해 구하였다. $BCl_3$를 10% 첨가하였을 때 Cl의 라디칼 밀도가 가장 높았다. (Ba,Sr)$TiO_3$ 박막의 표면반응을 규명하기 위하여 XPS 분석을 수행한 결과 이온 bombardment 식각이 Ba-O 결합을 파괴하고 Ba와 Cl의 결합형태인 $BaCl_2$을 제거하기 위하여 필요하다. Sr과 Cl의 결합의 양은 많지 않고, Sr은 주로 물리적인 스퍼터링에 의하여 제거된다. Ti와 Cl은 화학적으로 반응하여 $TiCl_4$ 결합형태로 용이하게 제거된다. 식각후 단면사진을 SEM을 통해 본 결과 식각단면이 약 65~70$^{\circ}$ 정도였다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.67-71
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• 2014

본 연구에서는 Si(111) 기판을 이용하여 고품질의 GaN 박막을 성장하기 위하여 다양한 패턴을 갖는 Si 기판을 제작하였다. Si(111) 기판위에 이온 스퍼터(ion-sputter)를 이용하여 Pt 박막을 증착한 후 열처리(thermal annealing)하여 Pt 금속 마스크를 형성하고 유도 결합 플라즈마 이온 식각(inductively coupled plasma-reactive ion etching, ICP-RIE) 공정을 통하여 기둥(pillar)형태의 나노 패턴된 Si(111) 기판을 제작하였고 리소그래피 공정을 통하여 마이크로 패턴된 Si(111) 기판을 제작하였다. 일반적인 Si(111) 기판, 마이크로 패턴된 Si(111) 기판 및 나노 패턴된 Si(111) 기판위에 유기화학기상증착(metal organic chemical vapor deposition, MOCVD) 방법으로 GaN 박막을 성장하여 표면 특성과 결정성 및 광학적 특성을 분석하였다. 나노 패턴된 Si(111) 기판위에 성장한 GaN 박막은 일반적인Si(111) 기판과 마이크로 패턴된 Si(111) 기판위에 성장한 GaN 박막보다 표면의 균열과 거칠기가 개선되었다. 나노 패턴된 Si(111) 기판위에 성장한 GaN (002)면과 (102)면에 x-선 회절(x-ray diffraction, XRD) 피크의 반폭치(full width at half maximum, FWHM)는 576 arcsec, 828 arcsec으로 다른 두 기판위에 성장한 GaN 박막 보다 가장 낮은 값을 보여 결정성이 향상되었음을 확인하였다. Photoluminescence(PL)의 반폭치는 나노 패턴된 Si(111) 기판위에 성장한 GaN 박막이 46.5 meV으로 다른 기판위에 성장한 GaN 박막과 비교하여 광학적 특성이 향상되었음을 확인하였다.

• 한국진공학회지
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• 제15권6호
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• pp.630-636
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• 2006

플래시 메모리 반도체의 고집적화와 고밀도화가 진행함에 따라 플래시 메모리의 트랜지스터 안 선폭을 중심으로 게이트 패턴의 미세화가 진행 중이다. 최근 100 nm 이하의 선폭을 구현하기 위해서 ONO(oxide-nitride-oxide)를 사용하기 위한 연구가 개발 중이고, 이러한 100 nm이하의 미세 선폭으로 갈수록 식각 속도와 식각의 프로파일은 중요한 요인으로 작용하고 있다. ICP 식각 장비를 이용하여, power를 50 W 증가 하였을 때, 각각 식각 속도와 포토레지스트와의 선택비를 확인 한 결과 platen power를 100 W로 올렸을 경우 가장 좋은 결과를 나타내었다. 100 W에서 HBr가스의 유량에 변화를 주었을 경우 가스의 양을 증가 할수록 식각 속도는 감소하였지만, 포토레지스트와의 선택비는 증가함을 보였다. 유도결합 플라즈마 식각 장비를 가지고 platen power를 100 W, HBr gas를 35 sccm 공급하여 하부 층에 노치가 형성이 안되고, 식각 속도 320 nm/min, 감광액과의 선택비 3.5:1, 측면식각 프로파일이 수직인 공정 조건을 찾았다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
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• pp.62-62
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• 2003

고밀도 유도결합 플라즈마(high density inductively coupled plasma) 식각은 GaAs 이종접합 양극성 트랜지스터(HBTs)와 고속전자 이동도 트랜지스터(HEMTs)와 같은 GaAs 기반 반도체의 정교한 패턴을 형성하는데 더욱 많이 이용되고 있다 본 연구는 고밀도 플라즈마 소스(source)인 평판형(planar) 고밀도 유도결합 플라즈마 식각장치를 이용하여 $BCl_3$ 와 $BCl_3/Ar$ 가스에 따른 GaAs 식각결과를 비교 분석하였다. 공정변수는 ICP 소스 파워를 0-500W, RIE 척(chuck) 파워를 0-150W, 공정압력을 0-15 mTorr 이었다. 그리고 가스 유량은 20sccm(standard cubic centimeter per minute)으로 고정시킨 상태에서 Ar 첨가 비율에 따른 GaAs의 식각결과를 관찰하였다. 공정 결과는 식각률(etch rate), GaAs 대 PR의 선택도(selectivity), 표면 거칠기(roughness)와 식각후 표면에 남아 있는 잔류 가스등을 분석하였다. 20 $BCl_3$ 플라즈마를 이용한 GaAs 식각률 보다 Ar이 첨가된 (20-x) $BC1_3/x Ar$ 플라즈마의 식각률이 더 우수하다는 것을 알 수 있었다. 식각률 증가는 Ar 가스의 첨가로 인한 GaAs 반도체와 Ar 플라즈마의 충돌로 나타난 결과로 예측된다. $BCl_3$ 와 $BC1_3/Ar$ 플라즈마에 노출된 GaAs 반도체 모두 표면이 평탄하였고 수직 측벽도 또한 우수하였다. 그리고 표면에 잔류하는 성분은 Ga와 As 이외에 $Cl_2$ 계열의 불순물이 거의 발견되지 않아 매우 깨끗함을 확인하였다. 이번 발표에서는 $BCl_3$ 와 $BCl_3/Ar$ 플라즈마를 이용한 GaAs의 건식식각 비교에 대해 상세하게 보고 할 것이다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
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• pp.63-63
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• 2003

플라즈마 공정은 DRAM, 이종접합 양극성 트랜지스터(HBTs), 레이저, 평면도파로(planar lightwave circuit)와 같은 전자소자 및 광조자 제작에 있어서 핵심 공정중의 하나이다. 최근 미세 구조의 크기가 극도로 감소하게 됨에 따라 실제 소작 제작에 있어서 미세한 모양을 식각하는 공정이 매우 중요하게 되었다. 그 중에서 고밀도 유도결합 플라즈마(high density inductively coupled plasma)를 이용한 기술은 빠르고 정확한 식각률, 우수한 식각 균일도와 높은 재현성 때문에 습식식각 기술보다 선호되고 있다. 본 연구는 평판형(planar) 고밀도 유도결합 플라즈마 식각장치를 이용하여 BCl$_3$와 BCl$_3$/Ar 플라즈마에 따른 AlGaAs/GaAs의 식각결과를 비교 분석하였다. 공정 변수는 ICP 소스(source power)파워, RIE 척(chuck) 파워, 공정 압력, 그리고 Ar 조성비(0-100%)이었다. BCl$_3$에 Ar을 첨가하게 되면 순수한 BCl$_3$ 플라즈마에서의 AlGaAs/GaAs 식각률(> 3000 $\AA$/min) 보다 분당 약 1000$\AA$ 이상 높은 식각률(>4000 $\AA$/min)을 나타내었다. 이 결과는 Ar 플라즈마의 이온보조(ion-assisted)가 식각률 증가에 기인한다고 예측된다. 그리고 전자주사 현미경(SEM)과 원자력간 현미경(AFM)을 사용하여 식각 후 표면 거칠기 및 수직 측벽도 둥을 분석하였다. 마지막으로 XPS를 이용하여 식각된 후에 표면에 남아 있는 잔류 성분 분석을 연구하였다. 본 결과를 종합하면 BCl$_3$에 기초한 평판형 유도결합 플라즈마는 AlGaAs/GaAs 구조의 식각시 많은 우수한 특성을 보여주었다.79$\ell/\textrm{cm}^3$, 0.016$\ell/\textrm{cm}^3$, 혼합재료 2는 0.045$\ell/\textrm{cm}^3$, 0.014$\ell/\textrm{cm}^3$, 혼합재료 3은 0.123$\ell/\textrm{cm}^3$, 0.017$\ell/\textrm{cm}^3$, 혼합재료 4는 0.055$\ell/\textrm{cm}^3$, 0.016$\ell/\textrm{cm}^3$, 혼합재료 5는 0.031$\ell/\textrm{cm}^3$, 0.015$\ell/\textrm{cm}^3$, 혼합재료 6은 0.111$\ell/\textrm{cm}^3$, 0.020$\ell/\textrm{cm}^3$로 나타났다. 3. 단일재료의 악취흡착성능 실험결과 암모니아는 코코넛, 소나무수피, 왕겨에서 흡착능력이 우수하게 나타났으며, 황화수소는 펄라이트, 왕겨, 소나무수피에서 다른 재료에 비하여 상대적으로 우수한 것으로 나타났으며, 혼합충진재는 암모니아의 경우 코코넛과 펄라이트의 비율이 70%:30%인 혼합재료 3번과 소나무수피와 펄라이트의 비율이 70%:30%인 혼합재료 6번에서 다른 혼합재료에 비하여 우수한 것으로 나타났으며, 황화수소의 경우 혼합재료에 따라 약간의 차이를 보였다. 4. 코코넛과 소나무수피의 경우 암모니아가스에 대한 흡착성능은 거의 비슷한 것으로 사료되며, 코코넛의 경우 전량을 수입에 의존하고 있다는 점에서 국내 조달이 용이하며, 구입 비용도 적게 소요되는 소나무수피를 사용하는 것이 경제적이라고 사료된다. 5. 마지막으로 악취제거 미생물균주를 접종한 소나무수피 70%와 펄라이트 30%의 혼합재료를 24시간동안 장기간 운전

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.8-13
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• 2001

$CeO_2$ 박막은 강유전체 메모리 디바이스 응용을 위한 금속-강유전체-절연체-실리콘 전계효과 트랜지스터 구조에서의 강유전체 박막과 실리콘 기판 사이의 완충층으로서 제안되어지고 있다. 본 논문에서는 $CeO_2$ 박막을 유도 결합 플라즈마를 이용하여 $Cl_2$/Ar 가스 혼합비에 따라 식각하였다. 식각 특성을 알아보기 위한 실험조건으로는 RF 전력 600 W, dc 바이어스 전압 -200 V, 반응로 압력 15 mTorr로 고정하였고 $Cl_2$($Cl_2$+Ar) 가스 혼합비를 변화시키면서 실험하였다. $Cl_2$/($Cl_2$+Ar) 가스 혼합비가 0.2일때 $CeO_2$ 박막의 식각속도는 230 ${\AA}$/min으로 가장 높았으며 또한 $YMnO_3$에 대한 $CeO_2$의 선택비는 1.83이였다. 식각된 $CeO_2$ 박막의 표면반응은 XPS와 SIMS를 통해서 분석하였다. XPS 분석 결과 $CeO_2$ 박막의 표면에 Ce와 Cl의 화학적 반응에 의해 CeCl 결합이 존재함을 확인하였고, 또한 SIMS 분석 결과로 CeCl 결합을 확인하였다. $CeO_2$ 박막의 식각은 Cl 라디칼의 화학적 반응의 도움을 받으며 Ce 원자는 Cl과 반응을 하여 CeCl과 같은 혼합물로 $CeO_2$ 박막 표면에 존재하며 이들 CeCl 혼합물은 Ar 이온들의 충격에 의해 물리적으로 식각 되어진다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.