• 한국정보처리학회논문지
• /
• 제5권11호
• /
• pp.2973-2979
• /
• 1998

본 논문은 상위 수준 합성식의 자원 제약 조건하에서 파이프라인 데이타패스 합성을 위한 스케쥴링 알고리즘으로, 제안된 휴리스틱 알고리즘은 자원의 충돌수에 근거한 우선순위 함수를 사용한다. 자원 제약하에서 파이프라인 데이타패스 합성수를 정의하여 스케쥴링 한다. 제안 알고리즘은 실질적인 하드웨어 설계를 위해 체이닝, 멀티사이클링, 구조적 파이프라인이 지원되도록 한다. 제안 알고리즘에 의한 16 포인트 FIR 필터와 5차 엘립틱 웨이브 필터 합성 결과에 의해 다른 시스템들과의 성능을 비교하였으며, 대부분의 경우에 최적의 해를 찾을 수 있었다.

• 전기전자학회논문지
• /
• 제3권1호
• /
• pp.150-160
• /
• 1999

본 논문에서는 기존의 레지스터 전송 단계 합성기들이 가지고 있는 단점을 개선하는 새로운 레지스터 전송 단계 합성 방법을 제안한다. 기존의 레지스터 전송 단계 합성기들은, 하드웨어 기술 언어로 기술된 설계 사양을 순서회로로 변환하는 과정에서 불합리한 변환을 수행하고 순서 회로를 최적화 하는 과정에서 순서회로를 구성하는 레지스터와 조합회로를 분리하여 조합회로부만을 최적화 한다. 본 논문에서는 이러한 방식의 레지스터 전송 단계 합성기들이 가지는 단점을 지적하고, 이런 단점을 극복하기 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 또한, 제안된 방법을 감시용 시스템의 콘트롤러 설계 및 8 비트 부호화 곱셈기에 적용한 결과를 제시함으로써 본 논문에서 제안하는 방법의 유용성을 입증한다.

• 한국인터넷방송통신학회논문지
• /
• 제11권2호
• /
• pp.161-169
• /
• 2011

본 논문에서는 효율적인 SOC 전송 설계를 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 기존의 레지스터 전송 단계 합성기들은, 하드웨어 기술 언어로 기술된 설계 사양을 순서회로로 변환하는 과정에서 불합리한 변환을 수행하고 순서 회로를 최적화 하는 과정에서 순서회로를 구성하는 레지스터와 조합회로를 분리하여 조합회로 부만을 최적화 한다. 본 논문에서는 이러한 방식의 레지스터 전송 단계 합성기들이 가지는 단점을 지적하고, 이런 단점을 극복하기 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 또한, 제안된 방법을 감시용 시스템의 컨트롤러 설계에 적용한 결과를 제시함으로써 본 논문에서 제안하는 방법의 유용성을 입증한다.

• 항공우주시스템공학회지
• /
• 제9권4호
• /
• pp.37-42
• /
• 2015

The CubeSats is classified as a pico-class satellite which requires a ground station to track the satellite, transmit commands, and receive an on-orbit data such as SOH (State-of-Health) and mission data according to the operation plan. In order to this, the ground station system has to be properly designed to perform a communication to with the satellite with enough up- and down-link budgets. In this study, a conceptual design of the ground station has been performed for the CubeSat named as STEP Cube Lab. (Cube Laboratory for Space Technology Experimental Project). The paper includes a ground station hardware interface design, a link budget analysis and a ground station software realization. In addition, the operation plan of the ground station has been established considering the STEP Cube Lab. mission requirements.

• 대한전자공학회논문지SD
• /
• 제41권9호
• /
• pp.73-84
• /
• 2004

본 논문에서는 하드웨어 상에 구현된 암호 프리미티브의 안전성을 위협할 수 있는 부채널 공격의 하나인 단순 전력 분석 (Simple Power Analysis)에 대응하는 알고리즘을 제안하고 이를 하드웨어로 구현하고자 한다. 제시하는 알고리즘은 기존에 알려진 대응 알고리즘보다 스칼라 곱셈 방법이 보다 효율적인 장점이 있다. 기존의 대응 알고리즘은 연산의 종속성 때문에 하드웨어의 장점인 병렬 처리 기법을 효율적으로 적용하기 어려운 단점이 존재한다. 이러한 단점을 보완코자 본 논문에서 제시하는 알고리즘은 동작 성능의 저하를 최소화하기 위해 역원 계산 시간 동안 곱셈 및 제곱 연산을 수행할 수 있도록 구성하였다. 또한 하드웨어 기술 언어인 VHDL(VHSIC Hardware Description Language)로 제안 알고리즘을 구현하여 성능 검증을 수행하였으며 이의 활용을 모색하였다. 하드웨어 합성은 Syplify pro7.0을 사용하였으며, 타겟 칩 Xillinx VirtexE XCV2000EFG1156을 대상으로 하였을 때 전체 등가 게이트는 60,608게이트, 최대 동작 주파수는 약 30Mhz로 산출되었다. 본 논문에서 제시한 스칼라 곱셈기는 전자 서명(Digital Signature), 암호화(Encryption) 및 복호화(Decryption), 키 교환(Key Exchange)등의 핵심 연산으로 사용될 수 있을 것으로 보이며, 자원 제약이 심한 Embedded-Micom 환경에 적용하였을 경우, 단순 전력 분석에 안전하면서 효율적인 연산 기능을 제공할 수 있을 것으로 보인다.

• 한국정보과학회논문지:시스템및이론
• /
• 제30권3_4호
• /
• pp.149-159
• /
• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.

• 한국정보통신학회논문지
• /
• 제16권4호
• /
• pp.765-770
• /
• 2012

본 논문에서는 인트라 모드 결정으로 인해 발생되는 연산 복잡도 문제를 줄이기 위해 DCT 기반 인트라 예측을 사용하는 효율적인 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 처음 입력 블록에 대해 DCT를 수행하고 DCT 계수의 특성을 이용하여 에지 방향성을 예측한다. 그리고 예측된 에지 방향에 해당하는 모드에 대해서만 화면 내 예측을 수행함으로써 복잡도 문제를 해결하였다. DCT 하드웨어 구조는 4개의 덧셈기와 4개의 뺄셈기, 2개의 쉬프트 연산기로 구성된 Transform_PE를 이용하여 Multitransform_PE를 구현하였고 $4{\times}4$ 블록 DCT를 1 사이클에 계산한다. 또한, 15개의 덧셈기, 15개의 쉬프트 연산기로 구성된 Intra_pred_PE를 통해 2 사이클에 하나의 화면 내 예측을 수행한다. 따라서 하나의 매크로블록을 인코딩할 때 517 사이클을 소요하며 기존의 하드웨어 구조 보다 수행 사이클 수에 있어서 17%의 성능이 향상됨을 보였다. 본 논문의 하드웨어 구조는 DCT 기반 인트라 예측 알고리즘을 사용하며 Verilog HDL을 이용하여 구현되었고, 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성 결과 최대 125MHz에서 동작함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제43권11호
• /
• pp.90-97
• /
• 2006

본 논문에서는 Multi-band OFDM(MB-OFDM) 시스템에 적합한 고속 연판정 비터비 디코더의 효율적인 하드웨어 구조에 대해서 제시한다. MB-OFDM 시스템은 최대 480Mbps의 데이터 속도를 처리해야 하고 시스템 클럭으로 528MHz가 제공되기 때문에, 설계의 신뢰도를 향상시키기 위해 병렬처리 구조를 사용한다. 따라서, 비터비 디코더도 여러 개의 데이터를 동시에 처리하는 병렬처리 구조를 지원해야 하며, 또한 고속의 데이터를 처리하기 위한 하드웨어 구조를 사용해야 한다. 본 논문에서는 4-way 병렬처리에 적합하면서도 동시에 하드웨어 부담을 최소화할 수 있는 비터비 디코더의 하드웨어 구조를 제시한다. 이를 위해, 비터비 디코더의 핵심 기능블록이라 할 수 있는 ACS의 다양한 구조를 비교 및 분석하고 하드웨어와 동작속도 측면에서 가장 적합한 구조를 찾아내도록 한다. 최적의 하드웨어 구조로 설계된 비터비 디코더는 Verilog HDL로 설계 및 검증되었으며, 하드웨어 복잡도 및 동작속도 측정을 위해 TSMC 0.13um 공정으로 합성되었다. 합성결과, 제시된 구조는 약 280K 게이트로 구성되었으며 MB-OFDM 시스템이 요구하는 동작 주파수내에서 동작함을 확인하였다.

• 한국컴퓨터정보학회논문지
• /
• 제17권12호
• /
• pp.49-60
• /
• 2012

본 논문은 보정 이미지에서 최 근접 좌표를 이용한 방사 왜곡 보정 하드웨어 구조를 제안한다. 기존 보간법과는 달리 보정 이미지에서 최근접한 좌표의 거리를 이용하기 때문에 이미지 전체 영역의 화질 향상과 함께 외각영역에서 발생하는 계단 현상을 해결할 수 있다. 그러나 양 선형 보간법을 적용한 기존 구조에서 추가되는 연산으로 인해 하드웨어 크기가 증가한다. 이를 해결하기 위해 룩 업 테이블 구조를 제안하고, 코르딕 알고리즘을 적용한다. Design compiler를 이용하여 합성한 결과 보간법의 모든 과정을 하드웨어로 구현한 구조는 기존 구조에 비해 처리량이 높고, 차량용 후방 카메라의 경우 룩 업 테이블과 하드웨어를 함께 사용한 구조는 모든 과정을 하드웨어로 구현한 구조보다 하드웨어 크기를 10% 줄일 수 있다.

• 한국정보통신학회논문지
• /
• 제25권6호
• /
• pp.819-824
• /
• 2021

자율 주행이나 CCTV와 같이 영상 처리 관련 기술들이 발전함에 따라 영상 왜곡에 대한 문제점을 개선하기 위해 단일 영상을 이용한 안개 제거 알고리즘이 연구되고 있다. 안개 밀도 예측 방법으로는 깊이 맵을 생성하여 영상의 깊이를 추정하는 방법이 있고, 깊이 맵의 학습 데이터로 다양한 안개 특징을 사용할 수 있다. 또한 안개 제거 알고리즘을 실제 기술들에 적용하기 위해 고화질 영상을 실시간으로 처리할 수 있는 하드웨어 구현은 필수적이다. 본 논문에서는 변동계수 기반의 안개 특징인 NLCV(Normalize Local Coefficient of Variation)를 하드웨어로 구현한다. 제안하는 하드웨어는 Xilinx 사의 xczu7ev-2ffvc1156을 Target device로 FPGA 구현하였다. Vivado 프로그램을 통해 합성한 결과 479.616MHz의 최대 동작 주파수를 가지며 4K UHD(3840×2160) 환경에서 실시간 처리 가능함을 보인다.