• 전자공학회논문지B
• /
• 제31B권7호
• /
• pp.129-140
• /
• 1994

In this paper we investigate the hardware implementation of block matching algorithms (BMAs) for moving sequences. Using systolic arrays we propose a hardware architecture of a two-stage BMA using integral projections which reduces greatly computational complexity with its performance comparable to that of the full search (FS). Proposed hardware architecture is faster than hardware architecture of the FS by 2~15 times. For realization of the FS and two stage BMA modeling and simulation results using SPW and VHDL are also shown.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -1
• /
• pp.317-320
• /
• 2002

In this paper, we will present the design and implementation of the KASUMI crypto algorithm and confidentiality algorithm (f8) to an hardware chip for 3GPP system. The f8 algorithm is based on the KASUMI which is a block cipher that produces a 64-bit output from a 64-bit input under the control of a 128-bit key. Various architectures (low hardware complexity version and high performance version) of the KASUMI are made with a Xilinx FPGA and the characteristics such as hardware complexity and thor performance are analyzed.

• 전자공학회논문지B
• /
• 제31B권5호
• /
• pp.162-167
• /
• 1994

The binary image normalization method in image processing can be used in several fields, Especially, its high speed processing method and its hardware implmentation is more useful, A normalization process of each character in character recognition requires a lot of processing time. Therefore, the research was done as a part of high speed process of OCR (optical character reader) implementation as a pipeline structure with host computer in hardware to give temporal parallism. For normalization process, general purpose CPU,MC68000, was used to implement it. As a result of experiment, the normalization speed of the hardware is sufficient to implement high speed OCR which the recognition speed is over 140 characters per second.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.201-202
• /
• 2006

In this paper, we achieved software and hardware implementation of SHA-1 hash function for sensor network. We implemented the software to be compatible with TinySec. In hardware design, we optimized operation logics for small area of hardware and minimized data transitions of register memory for low power design. Designed the software and hardware is verified on commercial sensor motes and our secure motes respectively.

• 제어로봇시스템학회논문지
• /
• 제13권12호
• /
• pp.1153-1159
• /
• 2007

This paper presents the hardware implementation of nonlinear PID controllers for the ROBOKER humanoid robot arms. To design the nonlinear PID controller on an FPGA chip, nonlinear functions as well as the conventional PID control algorithm have to be implemented by the hardware description language. Therefore, nonlinear functions such as trigonometric or exponential functions are designed on an FPGA chip. Simulation studies of the position control of humanoid arms are conducted and results are compared. Superior performances by the nonlinear PID controllers are confirmed when disturbances are present. Experiments of humanoid robot arm control tasks are conducted to confirm the performance of our hardware design and the simulation results.

• Journal of information and communication convergence engineering
• /
• 제20권3호
• /
• pp.212-218
• /
• 2022

The performance of vision-based intelligent systems, such as self-driving cars and unmanned aerial vehicles, is subject to weather conditions, notably the frequently encountered haze or fog. As a result, studies on haze removal have garnered increasing interest from academia and industry. This paper hereby presents a 4K-capable hardware implementation of an efficient haze removal algorithm with the following two improvements. First, the depth-dependent haze distribution is predicted using a linear model of four haze-relevant features, where the model parameters are obtained through maximum likelihood estimates. Second, the approximated quad-decomposition method is adopted to estimate the atmospheric light. Extensive experimental results then follow to verify the efficacy of the proposed algorithm against well-known benchmark methods. For real-time processing, this paper also presents a pipelined architecture comprised of customized macros, such as split multipliers, parallel dividers, and serial dividers. The implementation results demonstrated that the proposed hardware design can handle DCI 4K videos at 30.8 frames per second.

• 전기전자학회논문지
• /
• 제22권4호
• /
• pp.901-906
• /
• 2018

영상을 출력하는 디스플레이 기술의 발달로 인하여 영상의 해상도와 품질이 나날이 증가하고 있다. 이러한 디스플레이 기술의 발달에 맞추어, 기존의 영상들을 더 높은 해상도와 품질로 변환하여 디스플레이 할 수 있는 기술에 대한 연구가 활발하게 이루어지고 있다. 이러한 연구 결과는 이미지 신호 처리 장치에 포함되기 때문에 하드웨어 구현이 필수적으로 요구된다. 본 논문에서는, 영상의 휘도 분포를 이용한 LDR(Low Dynamic Range) 영상의 실시간 HDR(High Dynamic Range) 변환 하드웨어 구현을 제안한다. 제안하는 방법은 휘도 분포의 히스토그램을 이용하여 영상의 특징을 추출하고, 이를 바탕으로 하여 휘도와 색상을 확장한다. 또한, 제안한 알고리즘을 하드웨어 IP(Intellectual Property)로 설계하여 그 성능을 검증하였을 때, 최대 동작 주파수 265.46MHz로 4K DCI(Digital Cinema Image) 영상에 대하여 30fps로 동작하여 4K 표준에 대응할 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.999-1002
• /
• 2013

실시간 영상처리를 위해 다양한 시스템이 개발되고 있으며, 이들은 주로 고성능 프로세서에 의존한다. 하지만 이러한 영상처리 시스템은 상대적으로 낮은 성능의 모바일 시스템이나 저전력을 요구하는 시스템에는 적용하기 힘들다. 따라서 다양한 어플리케이션에 적용을 하기 위해서는 영상처리를 위한 좀 더 효율적인 방법이 필요하다. 본 논문에서는 상대적으로 낮은 성능의 시스템에서도 실시간 영상처리가 가능하도록 인트라 예측기 원리를 이용하여 영상의 처리 범위를 제한하는 전처리 방법을 고안하였고, 이러한 전처리기를 하드웨어 코어로 하는 시스템 구성을 제안한다. 또한 하드웨어 코어 구현 결과와 이를 이용한 영상 처리량 감소 방안을 제시한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2014년도 추계학술대회
• /
• pp.777-779
• /
• 2014

LEA(Lightweight Encryption Algorithm)는 2012년 국가보안기술연구소(NSRI)에서 개발한 128비트 고속 경량 블록암호 알고리듬이다. LEA는 128/192/256비트 마스터키를 사용하여 128비트 평문을 128비트 암호문으로, 또는 그 역으로 변환한다. 라운드 변환블록의 암호화 연산과 복호화 연산의 하드웨어 자원이 공유되도록 설계하였으며, 또한 키 스케줄러도 암호화와 복호화의 하드웨어 자원이 공유되도록 설계하여 저전력, 저면적 구현을 실현했다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다.

• 전기전자학회논문지
• /
• 제23권3호
• /
• pp.978-983
• /
• 2019

자율주행, AI의 시대가 도래함에 따라 카메라를 통하여 물체를 정확히 인식 및 판단하는 것이 중요해졌다. 특히 카메라를 이용하여 물체를 인식하는 방법은 다른 여러 방법들에 비하여 시각적으로 많은 양의 정보를 얻을 수 있기 때문에 정확한 영상을 추출하기 위하여 많은 영상 신호 처리 방법들이 연구되고 있다. 또한, 이러한 영상 신호 처리의 기능을 실제 하드웨어로 구현하기 위하여 많은 연구도 동시에 진행되고 있다. 본 논문에서는 영상 신호 처리에서 자주 사용되는 정렬 알고리즘에 대하여 동작원리 및 특징을 비교하고 성능에 대한 평가를 정리하였다. 이를 토대로 대표적인 정렬 알고리즘 중 하드웨어로 구현할 때 효율적인 알고리즘에 대하여 정의한다.