• 한국통신학회:학술대회논문집
• /
• 한국통신학회 2004년도 하계종합학술발표회논문초록집
• /
• pp.341-341
• /
• 2004

• 대한전자공학회논문지
• /
• 제24권6호
• /
• pp.1040-1048
• /
• 1987

We propose a hardware architecture called Multiring which is applicable for various geometrical operations on rectilinear objects such as design rule checking in VLSI layout and many image processing operations including noise suppression and coutour extraction. It has both a fast execution speed and extremely high flexibility. The whole architecture is mainly divided into four parts` I/O between host and Multiring, ring memory, linear processor array and instruction decoder. Data transmission between host and Multiring is bit serial thereby reducing the bandwidth requirement for teh channel and the number of external pins, while each row data in the bit map stored in ring memory is processed in the corresponding processor in full parallelism. Each processor is simultaneously configured by the instruction decoder/controller to perform one of the 16 basic instructions such as Boolean (AND, OR, NOT, and Copy), geometrical(Expand and Shrink), and I/O operations each ring cycle, which gives Multiring maximal flexibility in terms of design rule change or the instruction set enhancement. Correct functional behavior of Multiring was confirmed by successfully running a software simulator having one-to-one structural correspondence to the Multiring hardware.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2021년도 춘계학술대회
• /
• pp.644-645
• /
• 2021

본 논문에서는 초 고해상도 디지털 이미지 및 비디오의 지적 재산권 보호를 위한 딥러닝 기술 기반 워터마킹 프로세서의 하드웨어 구조를 제안한다. 하드웨어에서 딥 러닝 기반 워터마킹 알고리즘을 구현하기 위한 최적화 방법론을 제안한다.

• 전기전자학회논문지
• /
• 제24권1호
• /
• pp.186-193
• /
• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• 한국산업정보학회논문지
• /
• 제18권2호
• /
• pp.1-12
• /
• 2013

정보보호 시스템은 소프트웨어, 하드웨어, FPGA(Field Programmable Array) 디바이스를 이용하여 구현되었다. S/W의 구현은 다양한 정보보호 알고리즘에 대해 높은 유연성을 제공하나 속도, 전력, 안전성 측면에서 매우 취약하며, ASIC 구현은 속도, 전력 측면에서는 매우 우수하지만 구현의 특성상 다양한 보안 플랫폼을 지원할 수 없다. 이러한 문제점들의 상충관계를 개선하기 위해 최근 FPGA 디바이스 상에서의 구현이 많이 이루어 졌다. 본 논문에서는 다양한 환경에서의 정보보호 서비스를 제공하기위한 정보보호 시스템을 위한 FPGA 기반 하드웨어 가속기를 설계한다. 개발한 정보보호 시스템은 비밀키 암호알고리즘(AES : Advanced Encryption Standard), 암호학적 해쉬(SHA-256 : Secure Hash Algorithm-256), 공개키 암호알고리즘(ECC : Elliptic Curve Cryptography)을 수행할 수 있으며, Integrated Interface에 의해 제어된다. 또한 기존의 시스템에 비해 다양한 정보보호 알고리즘을 지원하여 활용도를 높였으며, 파라미터에 따라 상충관계를 개선 할 수 있기 때문에 저 비용 응용뿐만 아니라 고속의 통신장비에도 적용이 가능하다.

• 전자공학회논문지
• /
• 제50권7호
• /
• pp.159-166
• /
• 2013

본 논문은 움직임 추정 전용 프로세서를 위한 효율적인 루프 가속기를 제안한다. 실제로 움직임 추정 알고리즘은 복잡하고 다양한 순환 명령어들을 포함하고 있다. 본 논문에서는 효율적인 하드웨어 루프 명령어들을 지원하기 위해서, 네 개의 루프 명령어와 그에 따른 하드웨어 구조를 소개한다. 검증 결과 제안된 루프 가속기가 early-termination을 이용한 움직임 추정 시 비교명령어와 조건부 점프명령어를 갖고 있는 전형적인 구현 방법과 비교했을 때 평균 명령어 사이클 수를 약 29% 줄일 수 있다는 것을 보여준다. 제안된 움직임 추정 전용 프로세서 루프 가속기는 프로그램 메모리의 접근 빈도를 상당히 줄일 수 있고, 전력 소모를 많이 절약할 수 있다. 따라서, 제안된 루프 가속기는 전력 소모가 적고, 유연한 움직임 추정에 적합하다.

• 전기전자학회논문지
• /
• 제15권3호
• /
• pp.248-254
• /
• 2011

최근 모바일 환경에서도 GUI(Graphic User Interface)나 3D 컨텐츠, Flash 등 다양한 그래픽 효과를 이용한 멀티미디어 컨텐츠들이 요구 된다. 이러한 컨텐츠들을 지원하 위하여 모바일 기기에도 GPU (Graphic Processing Unit)의 탑재가 필요조건이 되었다. 본 논문에서는 모바일 환경에 적합하도록 설계된 GP-GPU를 이용하여 OpenVG 가속기를 구현하였다. OpenVG 가속기는 크로노스 그룹에서 제공하는 샘플 이미지들을 사용하여 검증하였으며, OpenVG에서 제공해야 하는 동작 및 기능들이 정상 동작함을 검증하였다. 본 논문에서 구현한 가속기는 Tiger Image 렌더링시 초당 2프레임의 성능을 가진다.

• 전자공학회논문지A
• /
• 제29A권2호
• /
• pp.100-106
• /
• 1992

In this pape, we designed and implemented a hardware accelerator for the generation of bit map font from Hangul outline font description for LBP (Laser Beam Printer) and screen applications Whole system was implemented as a double size PC/AT application board which consists of processing bolck and display block. The processing block has a master processor (MC68000)and two slave processors which are MC56001 and KAFOG chip responsible for the short vector generation. In the display block, TMS34061 was used for monitor display and GP425 was used for LBP print out. The resolution of the monitor is 640$\times$480 and that of LBP is 2385$\times$3390. The current system called KHGB90-B generates about 100 characters per second where each character consists of 32$\times$32 bits

• 한국지능시스템학회:학술대회논문집
• /
• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
• /
• pp.981-984
• /
• 1993

During the past decade, several specific hardwares for fast fuzzy inference have been developed. Most of them are dedicated to a specific inference method and thus cannot support other inference methods. In this paper, we present a hardware architecture called KAFA(KAist Fuzzy Accelerator) which provides various fuzzy inference methods and fuzzy set operators. The architecture has SIMD structure, which consists of two parts; system control/interface unit(Main Controller) and arithmetic units(FPEs). Using the parallel processing technology, the KAFA has the high performance for fuzzy information processing. The speed of the KAFA holds promise for the development of the new fuzzy application systems.

• 반도체디스플레이기술학회지
• /
• 제20권4호
• /
• pp.151-156
• /
• 2021

Low-end IoT devices do not have enough computation and memory resources for DNN learning and inference. Integer quantization of real-type neural network models can reduce model size, hardware computational burden, and power consumption. This paper describes the design and implementation of a web-based quantization platform for CNN deep learning accelerator chips. In the web service platform, we implemented visualization of the model through a convenient UI, analysis of each step of inference, and detailed editing of the model. Additionally, a data augmentation function and a management function of files that store models and inference intermediate results are provided. The implemented functions were verified using three YOLO models.