• 방송공학회논문지
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• 제17권2호
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• pp.325-343
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• 2012

본 논문에서는 참조 프레임 혹은 시간적으로 이전에 부호화한 프레임을 통해 현재 프레임의 LCU 분할구조를 예측하여 부호화하는 방법을 제안한다. HEVC에서는 CU로 부호화 및 복호화를 수행하는데, CU의 기본이 되는 LCU 단위로 영상의 특성에 따라 분할구조를 결정하여 영상을 적응적으로 부호화한다. 이 때, 현재 부호화하려는 LCU의 분할구조와 참조 프레임 및 시간적으로 이전에 부호화한 프레임 내의 동일한 위치에 대응되는 LCU(Co-located LCU)의 분할구조는 매우 유사한 특성이 있다. 따라서 본 논문에서는 인코더의 복잡도를 낮추기 위하여 현재 LCU의 분할구조를 결정할 때, Co-located LCU의 복잡성을 통해 현재 부호화하는 LCU의 분할구조 정보를 예측하고 분할구조에 포함될 확률이 높은 CU만 부호화하는 방법을 제안한다. 제안 방법의 시뮬레이션 결과로서, 인코더만을 변경하여 인코더 복잡도를 낮추는 방법이 기존 대비 인코더 복잡도가 평균 21.3% 감소하였고, 디코더 복잡도는 거의 비슷했으며, BD-Bitrate는 최대 0.6% 증가하였다. 또한 인코더에서 분할구조를 결정할 때 LCU의 분할 정보를 예측하여 부호화하고, CU 분할 정보를 부호화 및 복호화하는 과정을 변경하는 방법을 통해 BD-Bitrate를 감소시키는 방법을 제안하였다. 제안 방법의 시뮬레이션 결과는 인코더 복잡도가 평균 22% 감소하였고, 디코더 복잡도는 거의 비슷했으며, BD-Bitrate는 최대 0.3% 정도만 증가하여 제안하는 방법의 우수함을 확인할 수 있었다.

• 스마트미디어저널
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• 제1권2호
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• pp.6-11
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• 2012

HEVC 표준에서 변환 계수 부호화 과정은 비트스트림에 포함되는 정보를 직접 부호화하는 핵심 부분으로 변환 계수 주사와 엔트로피 부호화를 포함한다. 최근, JCT-VC(Joint Collaborative Team on Video Coding)는 HEVC 위원회 초안(Committee Draft)을 완성했다. 본 논문에서는 HEVC 표준의 변환 계수 부호화 기술을 설명하고, 화면내 부호기에서의 변환 계수 발생확률을 고려한 효율적인 변환 계수 부호화 기술을 제안한다. 제안하는 방법은 기존 HEVC 변환 계수 부호화 기술에 비해 평균 0.74%의 BD-Rate를 절약한다.

• 전자공학회논문지
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• 제51권3호
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• pp.129-138
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• 2014

본 논문은 HEVC(high efficiency video coding) 인코더의 인코딩 시간을 줄이기 위한 고속 인트라 예측 방식을 제안한다. 제안하는 고속 인트라 예측 방식은 쿼드트리 구조와 SATD(Sum of Absolute Transformed Differences)를 사용한다. HEVC는 $8{\times}8$ 이상의 블록에서 SATD 값을 구하기 위해 $8{\times}8$ hadamard 변환을 이용한 $8{\times}8$ SATD 값을 사용한다. 제안하는 방식은 $16{\times}16$ 이상의 블록에서 각각의 $8{\times}8$ SATD 결과를 이용해서 최적 SATD 값을 산출한다. 그 후, RDO를 위한 후보 모드의 SATD와 산출된 최적 SATD의 비교를 기반으로 후보 모드를 제거한다. 후보 모드를 제거함으로써 제안하는 방식은 RDO의 연산을 줄이고 전체 인코딩 시간을 줄이게 된다. 제안하는 방식은 $8{\times}8$ 블록에서는 추가로 $4{\times}4$ SATD를 사용하여 최적 SATD를 구한다. 실험 결과 제안하는 방식은 거의 압축 성능 손실 없이 HM 12.1에 비해 5.33%의 인코딩 시간 감소 효과를 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.767-773
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• 2017

본 논문에서는 HEVC 부호기를 위한 효율적인 Intra Prediction Angular 모드 결정 하드웨어 설계를 제안한다. HEVC의 Intra Prediction은 현재 블록 주변의 재구성된 샘플들을 참조하여 현재 블록을 예측하는 방법이다. Intra Prediction에서는 1개의 DC 모드, 1개의 Planar 모드, 33개의 Angular 모드로 총 35개의 모드를 지원한다. HEVC의 Intra Prediction은 35개의 모드 중에서 최적의 모드를 결정한 후 예측하여 부호화 성능을 향상 시킨다. 그러나 35가지의 모드를 모두 처리하기 위해서는 많은 연산 복잡도와 처리시간이 요구된다. 그러므로 본 논문에서는 원본 영상 픽셀의 차이 값을 비교하여 Angular 모드를 효율적으로 결정하는 알고리즘을 적용한 하드웨어 설계를 제안하였다. 또한 효율적인 알고리즘의 사용을 통해 하드웨어 면적을 감소시켰다. 제안된 하드웨어 구조는 Verilog HDL로 설계하였으며, 65nm 공정으로 합성하였다. 합성 결과 14.9K개의 게이트로 구현되었고, 최대 동작 주파수는 2GHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.397-400
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• 2016

본 논문에서는 고성능 HEVC 부호기를 위한 Inter Prediction SAD연산 구조의 효율적인 알고리즘을 제안한다. HEVC Inter Prediction에서의 Motion Estimation(ME)은 시간적 중복성을 제거하기 위하여 보간 된 참조 픽처에서 현재 PU와 상관도가 높은 예측 블록을 탐색하는 과정이다. ME는 전역 탐색(full search, FS) 알고리즘과 고속 탐색(fast search) 알고리즘을 이용한다. 전역 탐색 기법은 주어진 탐색 영역내의 모든 후보 블록에 대하여 움직임을 예측하기 때문에 최적의 결과를 보장하지만 연산량 및 연산시간이 많은 단점을 지닌다. 그러므로 본 논문에서는 Inter Prediction의 연산량 및 연산시간을 줄이기 위해 전역탐색에서 SAD연산을 재사용하여 연산 복잡도를 줄이는 새로운 알고리즘을 제안한다. 제안된 알고리즘은 HEVC 표준 소프트웨어 HM16.12에 적용하여 검증한 결과 기존 전역탐색 알고리즘보다 연산시간은 61%, BDBitrate는 11.81% 감소하였고, BDPSNR은 약0.5% 증가하였다.

• ETRI Journal
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• 제35권2호
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• pp.270-280
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• 2013

A fast intra-prediction method is proposed for High Efficiency Video Coding (HEVC) using a fast intra-mode decision and fast coding unit (CU) size decision. HEVC supports very sophisticated intra modes and a recursive quadtree-based CU structure. To provide a high coding efficiency, the mode and CU size are selected in a rate-distortion optimized manner. This causes a high computational complexity in the encoder, and, for practical applications, the complexity should be significantly reduced. In this paper, among the many predefined modes, the intra-prediction mode is chosen without rate-distortion optimization processes, instead using the difference between the minimum and second minimum of the rate-distortion cost estimation based on the Hadamard transform. The experiment results show that the proposed method achieves a 49.04% reduction in the intra-prediction time and a 32.74% reduction in the total encoding time with a nearly similar coding performance to that of HEVC test model 2.1.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.145-148
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• 2016

본 논문에서는 고성능 HEVC 부호기를 위한 효율적인 Intra Prediction Angular 모드 결정 하드웨어 설계를 제안한다. Intra Prediction에서는 35가지 모드 중에서 최적의 모드를 결정한 후 예측하여 부호화 성능을 향상 시킨다. 하지만 35가지의 모드를 모두 처리하기 위해서는 많은 연산 복잡도와 처리시간이 요구된다. 그러므로 본 논문에서는 원본 영상 픽셀의 차이 값을 비교하여 Angular 모드를 효율적으로 결정하는 알고리즘을 적용한 하드웨어 설계를 제안한다. 효율적인 알고리즘의 사용을 통해 하드웨어 면적을 감소시켰다. 제안된 하드웨어 구조는 Verilog HDL로 설계하였으며, 65nm 공정으로 합성하였다. 합성 결과 14.9K개의 게이트로 구현되었고 최대 동작주파수는 2GHz이다.

• 방송공학회논문지
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• 제18권5호
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• pp.691-701
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• 2013

본 논문에서는 High Efficiency Video Coding (HEVC) 부호화 속도 향상을 위하여 주변 CU들의 정보를 활용한 고속 병합모드 결정 방법을 제안한다. 표준화가 완료된 HEVC에서는 병합 후보 리스트(Merge Candidate List)에서 생성되는 동일한 후보 모드를 가진다. $2N{\times}2N$에 대하여 병합 모드와 병합 SKIP 모드(Merge SKIP mode)가 후보들을 공유하며 모드 검색을 수행한다. 이러한 병합과정은 후보 모드만큼 수행 후 병합 SKIP 모드 또한 필요에 따라 후보만큼 수행하는 검색과정은 반복 연산으로 복잡도를 가중시키고 있다. 이러한 부호화 복잡도를 감소시키기 위하여 제안된 방법에서는 이미 부호화된 시공간적 주변 블록들 및 상위 부호화 깊이 블록의 병합 (Merge) 정보를 활용하여 현재 부호화 블록의 모드를 조기에 결정한다. 주변 블록 정보가 모두 병합 SKIP 모드일 경우 조기에 병합 SKIP 모드만을 검색하도록 하고, 그렇지 않은 경우에는 기존의 병합 과정을 수행하도록 설계하였다. 실험을 통해 제안한 방법이 기존의 HEVC의 부호화 시간보다 21.25%가 감소시킬 수 있으며, 화질 열화는 매우 적음을 보인다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.169-177
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.755-758
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• 2014

본 논문에서는 고해상도를 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축과 게이트 수 감소를 위한 효율적인 필터링 순서 및 메모리 구조를 가진다. 제안하는 필터링 순서는 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소시켰고, 고해상도 영상의 실시간 처리를 위해 4단 파이프라인 구조와 10개의 메모리 구조로 설계하였다. 제안하는 메모리 구조는 단일 포트 SRAM을 접근하면서 발생하는 해저드 문제를 해결하였다. 또한 필터링 수행시간을 단축하기 위해 두개의 필터를 사용하여 병렬처리 구조로 구현하였으며, 저전력 하드웨어 구조를 위해 클록 게이팅 구조로 설계하였다. 본 논문에서 제안하는 디블록킹 필터 부호화기 하드웨어는 Verilog HDL로 설계 하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 100k개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 4K 해상도인 $4096{\times}2160@30$ 처리가 가능하다.