• The Transactions of the Korean Institute of Electrical Engineers D
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• v.54 no.3
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• pp.194-197
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• 2005

Digital display products are gradually becoming diversified and pursuing high-quality image display. Digital TV supports various video signal formats from conventional SD to digital HD because the format conversion of video image is required. Traditional format conversion of the video image is achieved by a 1-dimensional linear interpolator applying both horizontal and vertical direction. Jagging artifact can be expressed as the linkage of line segments in several directions. In this paper, we present the method that removes jagging artifact effectively using PCA (Principle Component Analysis) and reserve the detail in a given image.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2020.11a
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• pp.43-45
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• 2020

궁극의 3D 디스플레이 기술이라고 할 수 있는 홀로그램 기술로 실물을 보는 것과 같은 3차원 영상이 가능해 지고 있다. 그러나 디지털 홀로그램 영상의 데이터양은 HD나 UHD 영상의 수십에서 수천 배에 달해 원본 화질의 열화를 최소화 하면서 데이터양을 줄이기 위한 압축 부호화 기술이 매우 중요하다. 본 논문에서는 위상 홀로그램 동영상에 대해 최신 영상 압축 표준인 HEVC(High Efficiency Video Coding)와 VVC(Versatile Video Coding)로 압축한 후 홀로그램 영역과 수치 복원 영역에서 압축 성능을 비교하며, 다양한 실험영상에 대한 HEVC 압축 결과에 대해 객관적 압축성능 분석 및 주관적 성능 분석을 진행한다.

• Journal of Broadcast Engineering
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• v.19 no.5
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• pp.687-698
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• 2014

ATSC is currently working on standardization of hybrid 3DTV broadcasting service in heterogenous network environment after completion of service-compatible 3DTV broadcasting service standard based on broadcasting channel. This paper proposes a convergence 3D video broadcasting method on broadcasting and IP network while guaranteeing a Full-HD 3D quality without degrading the image quality of legacy DTV. Specifically, this paper describes transmission of the 3D additional video using the ISO/IEC 23009-1 DASH, robust synchronization method under heterogenous network environments and system target decoder model for hybrid 3DTV receiver. Based on experimental results, we confirm that proposed technologies can be used as a core technology in the hybrid 3DTV standardization and a reference model for a development of hybrid 3DTV encoder and receiver.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.12
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• pp.48-54
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• 2010

This paper presents a high-performance architecture of integer-pel motion estimation circuit for H.264 video CODEC. Full search algorithm guarantees the best results by examining all candidate blocks. However, the full search algorithm requires a huge amount of computation and data. Many fast search algorithms have been proposed to reduce the computational efforts. The disadvantage of these algorithms is that data access from or to memory is very irregular and data reuse is difficult. In this paper, we propose an efficient integer-pixel motion estimation algorithm and the circuit architecture to improve the processing speed and reduce the external memory bandwidth. The proposed circuit supports seven kinds of variable block sizes and generates 41 motion vectors. We described the proposed high-performance motion estimation circuit at R1L and verified its operation on FPGA board. The circuit synthesized by using l30nm CMOS standard cell library processes 139.8 1080HD ($1,920{\times}1,088$) image frames per second and supports up to H.264 level 5.1.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.48 no.3
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• pp.106-111
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• 2011

This paper presents an ASIP (Application-specific Instruction Processor) for motion estimation that employs specific IME instructions and its programmable and reconfigurable hardware architecture for various video codecs, such as H.264/AVC, MPEG4, etc. With the proposed specific instructions and hardware accelerator, it can handle the real-time processing requirement of High Definition (HD) video. With the parallel operations and SAD unit control using pattern information, the proposed IME instruction supports not only full search algorithm but also other fast search algorithms. The hardware size is 77K gates for each Processing Element Group (PEG) which has 256 SAD PEs. The proposed ASIP runs at 160MHz with sixteen PEGs and it can handle 1080p@30 frame in real time.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.12
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• pp.58-65
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• 2011

This paper presents an ASIP (Application-specific Instruction Processor) for motion estimation that employs specific IME instructions and its programmable and reconfigurable hardware architecture for various video codecs, such as H.264/AVC, MPEG4, etc. With the proposed specific instructions and variable point 2D SAD hardware accelerator, it can handle the real-time processing requirement of High Definition (HD) video. With the SAD unit and its parallel operations using pattern information, the proposed IME instructions support not only full search algorithms but also other fast search algorithms. The hardware size is 25.5K gates for each Processing Element Group (PEG) which has 128 SAD Processor Elements (PEs). The proposed ASIP has been verified by the Synopsys Processor Designer and implemented by the Design Compiler using the IBM 90nm process technology. The hardware size is 453K gates for the IME unit and the operating frequency is 188MHz for 1080p@30 frame in real time. The proposed ASIP can reduce the hardware size about 26% and the number of operation cycles about 18%.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.06a
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• pp.129-130
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• 2014

최근 높은 품질의 비디오 서비스에 대한 사용자 요구 증가로 UHD(Ultra High-Definition) 서비스가 등장하였고 여러 방송사에서 UHD 서비스를 제공하기 위해 노력하고 있다. 하지만 아날로그에서 디지털로의 전환이 이루어진지 얼마 지나지 않았고 사용자 대부분은 HD(High-Definition)급 수상기를 가지고 있기 때문에 현재로서는 HD 서비스와 UHD 서비스가 공존해야 하는 상황에 있다. 이를 위해 스케일러블 영상 기술과 차세대 멀티미디어 다중화 전송 표준인 MMT(MPEG Media Transport)가 대두되었다. 사용자 인터페이스로 정의된 MMT CI(Composition Information)를 이용해 계층 부호화 비디오 서비스하려고 하지만 계층 간의 의존성이 높기 때문에 구현상에 어려움이 있다. 이러한 문제점을 해결하기위한 방법으로 본 논문에서는 사용자가 계층 부호화된 비디오 서비스를 제공 받을 수 있는 독립적인 사용자 인터페이스 설계 기법을 제안한다.

• Proceedings of the KIEE Conference
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• 2005.10b
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• pp.409-411
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• 2005

본 논문에서는 HD급 멀티미디어 streaming을 처리할 수 있는 DSP 플랫폼을 개발하였다. DSP 플랫폼은 Tl사의 C6400계열 DSP를 사용하였고 다채널의 오디오와 HD급 화질의 비디오_ 데이터를 처리할 수 있다. DSP가 decoder의 기능을 부담함으로써 하드웨어의 재구성이 용이하며 코덱을 다운로드하기 때문에 유연한 멀티미디어 컨텐츠의 재생이 가능하다. 개발한 DSP 플랫폼을 호스트 PC에 설치하여 PC로부터 DSP Configuration 파일과 멀티미디어 스트리밍 데이터를 전송받는 구조를 가진다. 소프트웨어는 실시간으로 demux를 실행하여 오디와 비디오_ 데이터를 분리하석 DSP 플랫폼의 외부메모리에 저장하고 동시에 비디오와 오디오의 디코딩을 실행한다. 오디오와 비디오 데이터의 버퍼 언더런/오버런을 극할 수 있는 buffer control 기법을 적용하였다. 호스트 PC에서 DSP 플랫폼으로의 스트리밍을 하기 위하여 Open Architecture 기반의 Windows OS에서 스트리밍 서비스 프로그램을 구현 하였다. 마지막으로 MPEG-2 video MP@ML인 비디오 코덱과 5.1ch 48kHz AC3인 오디오 코덱으 구성된 streaming 데이터를 사용하여 DSP 플랫폼을 검증하였다.

• Journal of Broadcast Engineering
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• v.10 no.2
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• pp.131-138
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• 2005

High-quality digital broadcasting contents are susceptible to illegal copy and unauthorized redistribution, which makes broadcasters difficult to protect valuable media assets. So, broadcasters and content providers need the technology for copyright protection of professional digital content. Digital watermarking technology is one of the most actively developed solutions for the copyright protection. This paper suggests the requirements of watermarking technology in DTV(Digital TV) environment for copyright protection and shows the developed real-time watermark embedding/detecting system for HD(High Definition)/SD(Standard Definition) video and experimental results of the system against watermark attack tests. Our watermarking system meets the watermarking requirements of invisibility, robustness and security of DTV environment.

• Electronics and Telecommunications Trends
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• v.23 no.1 s.109
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• pp.122-129
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• 2008

H.264의 출현으로 디지털 콘텐츠는 고해상도 HD 서비스로 빠르게 전환되고 있다. H.264는 현존하는 가장 우수한 비디오 부호화 표준이지만, 모바일 TV에서는 QVGA 또는 CIF 해상도의 VCD급 품질만 제공 가능한 성능의 한계를 보이고 있다. HD 콘텐츠에 익숙해진 사용자들은 모바일 TV의 VCD급 서비스에 점차적으로 불만족을 느끼게 될 것이며, DVD급 이상의 서비스로 빠른 전환을 요구하게 될 것이다. 본 고에서는 현재 모바일 TV에서 사용되는 H.264 보다 높은 압축 성능을 위한 비디오 부호화 표준화 동향과 전망에 대해 설명하고자 한다. 먼저 H.264 이후에 진행된 MPEG의 SVC, MVC, RVC 비디오 부호화 현황에 대해 설명하고, VCEG에서 진행중인 H.265를 위한 KTA 현황 및 동향과 주요 기술들에 대해 설명하고, 향후 비디오 부호화 표준화에 대한 전망을 예측하였다.