• 대한전자공학회논문지SD
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• 제44권12호
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• pp.102-107
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• 2007

본 논문에서는 메모리 공정이 필요 없고 내장 프로세서를 사용하지 않는 H.264/AVC 엔트로피 복호기를 제안한다. 기존에 발표된 H.264/AVC 엔트로피 복호기의 경우 상당수의 연구가 내부의 ROM 또는 RAM이 필요하기 때문에 일반적인 디지털 로직 공정에서 구현이 어렵다. 또한 상당수의 연구가 비트열 처리를 위하여 내장 프로세서를 사용하기 때문에 면적이 크고 전력소모가 많은 단점을 가지고 있다. 본 논문에서는 내장 프로세서를 사용하지 않는 H.264/AVC Hardwired 엔트로피 복호기를 제안함으로써 데이터 처리 속도를 증가시키고 전력 소모를 줄인다. 또한 CAVLC 복호기에서 복호 시에 이용되는 룩업 테이블 및 저장 공간을 최적화하고 내장 메모리를 사용하지 않는 구조를 제안함으로써, 기존 연구에 비해 하드웨어 크기를 줄이고 ROM 또는 RAM이 지원되지 않는 디지털 로직 제조 공정에서도 쉽게 구현이 가능하다. 설계된 엔트로피 복호기는 H.264/AVC 비디오 복호기의 일부로 내장되어 전체 시스템에서 동작하는 것을 검증하였다. TSMC 90nm 공정으로 합성한 결과 최대동작주파수는 125MHz이며, QCIF, CIF, QVGA 영상을 지원할 뿐만 아니라 nC 레지스터 등 약간의 수정을 통해서 VGA 영상도 지원이 가능하다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.71-76
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• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.508-510
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• 2005

동영상 압축 표준인 H.264/AVC는 압축 효율을 높이기 위해 기존의 표준과는 다른 기법들을 사용함으로 압축률은 높였지만 보다 많은 계산량을 요구한다. 제한된 자원을 가진 임베디드 환경에서는 많은 계산량은 큰 문제점이 된다. DMB를 포함한 대부분의 경우는 이를 하드웨어적으로 구현을 하고 있지만 구현비용과 업데이트의 용의를 위해서 앞으로는 소프트웨어적으로도 구현이 가능해야 할 것이다. 본 논문에서는 H.264/AVC가 임베디드 환경에서 소프트웨어로 구현을 할 경우 그에 대한 성능 명가를 수행하기 위해 실제 임베디드 장비에서 H.264/AVC 복호기와 임베디드 그래픽 라이브러리를 사용해서 재생기를 구현하였고 다양한 종류의 영상을 재생시키는 실험을 하였다. 이러한 실험을 통해 임베디드 상에서 H.264/AVC 재생기는 QCIF 화면을 초당 3프레임 정도를 재생시키는 능력을 보였다. 이는 사용자측면에서는 동영상이라고 느낄 수 없을 정도의 성능이었다. 그러므로 임베디드 환경에서 H.264로 압축된 영상을 사용할 경우에는 H.264의 프로파일이나 레벨 조정 및 프레임 넘김 기법이 필요 할 것으로 추정한다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2011년도 추계학술논문집 2부
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• pp.434-437
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• 2011

본 논문에서는 H.264/AVC 복호기의 성능을 향상시키기 위해 병렬 역양자화 구조와 역변환 구조를 제안한다. 제안하는 역양자화 구조는 공통 연산기를 사용하여 계산 복잡도를 감소시키고, 4개의 공통연산기를 사용하여 역양자화 수행 사이클 수를 1 사이클로 감소시킨다. 제안하는 역변환 구조는 4개의 변환 연산기를 사용하여 역변환 연산을 수행하는데 2 사이클이 소요된다. 또한 제안하는 구조는 역양자화 연산과 수평 역변환 연산을 동시에 수행하는 병렬 구조를 채택하여 역양자화 및 역변환 수행 사이클 수를 2 사이클로 감소시킨다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 1.5MHz의 동작 주파수에서 게이트 수는 14,173이고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 38.74% 향상되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.175-178
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• 2009

H.264/AVC는 ITU-T와 ISO/IEC의 최신 동영상 압축 코덱 규격으로 MPEG-2보다 2배 이상의 압축률과 고화질로 최근 그 적용 영역을 넓혀 가고 있다. 본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 설명하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안하다. 제안된 인트라 예측기는 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 효율적인 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안된 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며 적합한 테스트 벡터를 이용하여 검증 되었다. 제안된 인트라 예측기는 기존에 비해 약 60%의 향상된 결과를 얻었다.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2503-2510
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• 2012

본 논문에서는 H.264/AVC 복호기를 위한 고성능 연산처리 인트라 예측기를 제안한다. 기존의 인트라 예측기는 $4{\times}4$블록에 적용되는 17개의 예측모드를 효율적으로 연산하기 위해 공통 연산기를 사용하였다. 하지만 기존의 공통 연산기는 한 픽셀에 적용되는 연산 수식을 분석하여 설계되었기 때문에, 16개 픽셀의 $4{\times}4$ 블록을 연산하기 위해 4개의 공통 연산기를 사용하며 4 사이클을 소요한다. 본 논문에서는 병렬 연산을 위한 T3(Three Type Transform) 연산기를 제안한다. 제안하는 T3 연산기는 17개의 인트라 예측 모드를 3가지 형태로 나누어, $4{\times}4$ 블록의 16개 픽셀에 적용되는 연산 수식을 한 사이클에 처리한다. 제안하는 인트라 예측기와 기존의 인트라 예측기의 예측 수행 사이클을 각 모드 별로 비교한 결과, 제안하는 인트라 예측기가 평균 58.95%의 향상된 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.37-42
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• 2008

H.264/AVC 복호기에서는 인트라 예측기 뿐만 아니라 움직임 보상기, 디블럭킹 필터 등 각 IP들이 복호화를 위한 참조 영상 값들을 필요로 한다. 이들 IP들은 참조 영상을 읽어들이기 위하여 외부 메모리에 빈번하게 접근하는데, 이때문에 시스템 동작 속도도 낮아지고 전력 소모도 증가한다. 본 논문에서는 공통적이고 반복적인 블록의 재사용을 통하여 연산량을 줄이고 전력 소모 및 메모리 대역폭을 최소화하도록 외부 메모리를 사용하지 않는 움직임 보상기와 연계한 인트라 예측기를 제안하였다. 제안된 인트라 예측기는 기존에 비해 $45%\;{\sim}\;75%$ 가량 사이클 수를 감소시켰다.

• 한국통신학회논문지
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• 제33권12C호
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• pp.1046-1054
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• 2008

본 논문에서는 MPEG-2-H.264/AVC 변환 부호기에서 병목현상을 야기하는 H.264/AVC 부분의 화면내 부호기의 연산량을 감축하는 기법을 제안한다. 본 논문에서는 MPEG-2 복호기에서 획득한 DCT 계수와 영상의 방향성, H.264/AVC 화면내 부호기의 $Intral16{\times}16$ 및 $Intra4{\times}4$ 모드들 간의 상관관계 및 휘도와 색차 신호간의 경계(edge) 특성의 상관성을 활용하여 모드 선정시에 연산량을 감축하는 기법을 제안한다. 모의 실험을 통해 제안 방식이 기존에 널리 사용되는 결합형 변환 부호기에 비해 최대 약 70%의 연산량을 감축할 수 있음을 보였고, 대표적인 연산량 감축 기법인 [5]의 기법에 비해 최대 40%의 연산량을 감축할 수 있음을 보였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2004년도 정기총회 및 학술대회
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• pp.103-106
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• 2004

본 논문에서는 PC 기반 지상파 DMB(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신기를 위한 SW 최적화에 대해 설명한다. 이 수신기는 PC 외부에 지상파 DMB 신호를 안테나로 수신하여 복조하고 채널 복호하는 프론트 엔드(front-end) 수신 모듈을 이용, USB를 통하여 RS(Reed-Solomon) 부호화된 MPEG-2 TS(Transport Stream) 데이터를 읽어 들여 RS 복호, TS 역다중화, 비디오 복호, 오디오 복호 등의 SW 처리 과정을 거쳐 디스플레이 상에 수신 내용을 표시하게 된다. 본 논문에서는 저사양 PC에서도 T-DMB를 수신할 수 있도록 H.264/MPEG-4 AVC(Advanced Video Coding) 복호 과정을 최적화한 결과에 대해 설명한다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.24-30
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• 2010

본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 기술하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안한다. 제안하는 인트라 예측기는 공통 연산기, 전처리 연산기, 인트라 예측 컨트롤러, 내부 메모리, 레지스터 컨트롤러로 구성된다. 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 내부 메모리와 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안한 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며, YUV 파일을 부호화 한 테스트 벡터를 이용하여 검증하였다. 설계된 인트라 예측기는 주로 핸드폰과 같은 휴대용 단말기에 사용하는 베이스라인 프로파일에 속하며 영상크기는 $176{\times}144$ 픽셀이다. 제안한 인트라 예측기의 예측 수행 사이클의 비교 분석 결과 기존에 비해 평균 약 60%의 향상된 결과를 얻었다.