• 한국주조공학회지
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• 제26권1호
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• pp.8-16
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• 2006

• 한국주조공학회지
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• 제26권4호
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• pp.155-161
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• 2006

• 한국주조공학회지
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• 제26권6호
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• pp.233-240
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• 2006

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.892-895
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• 2011

SoC(System-On-Chip)을 테스트 하는 동안 소모하는 전력소모는 SoC내의 IP 코어가 증가됨에 따라 매우 중요한 요소가 되었다. 본 논문에서는 Scan Latch Reordering과 Clock Gating 기법을 적용하여 scan-in 전력소모를 줄이는 알고리즘을 제안한다. Scan vector들의 해밍거리를 최소로 하는 새로운 Scan Latch Reordering을 적용하였으며 Gated scan 셀을 사용하여 저전력을 구현하였다. ISCAS 89 벤치마크 회로에 적용하여 실험한 결과 모든 회로에 대하여 향상된 전력소모를 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 A
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• pp.431-433
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• 1995

Active Power Filters(APF) have been developed for several years to solve the harmonics disturbance problems on power system networks. This paper studies observer based digital algorithm and PWM technique for three phase current source APF by simulation. Both switching or outside white noises affect seriously at control signal for APF control system. Hence observer algorithm to reduce noises is used. A technique of generation gating patterns for the CSI topologies based on carrier PWM techniques is applied. The requirements imposed on gating signals are satisified by the appropriate combination of single phase switching patterns and short pulse generator.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2000년도 추계학술대회 논문집
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• pp.185-190
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• 2000

Die design by computer simulation has some advantages compared with the conventional method which has performed by designer's experiences and trials and errors. The die filling and solidification process of thixoforming process were simulated by MAGMAsoft/thixo module. First of all, thixoforming die design was applied to previously geometry shape. The value of pressure distribution shows high and uniform as the gate diameter is 18mm. Designed gating system considering the deformation of die and product was suggested by the filling simulation. Gate velocity(7.25m/s) of designed gating system shows that propriety to semi-solid metal working process and CAE results were in good agreement with experimental results.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 1997년도 추계학술대회 논문집
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• pp.1028-1031
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• 1997

The SS (Semi-solid) diecasters usually cany out the SS d~ecastmg experiments before producing new products. At the SS diecasting stages, the runner-gate part is always repeatedly corrected, which leads to a lengthened processing time and increased processing cost. The SS diecasting die design should consider component system factors. such as runner, gate, biscuit, overflow and airvent. A large amount of experience is essential in manual assessment and if the design is defective, much time and a great deal of efforts will be wasted in the modification of the d~e. Thus human negligence should be minimized. In this study, die design system for SS diecasting process has been developed to present algonthm of die design, especially runner-gate system. In addition, specific rules and equations for runner-gate system have been presented to avoid too many trials and errors with expensive equipment. It is possible for engineers to be efficient die design of SS diecasting and it will result in reduction of expense and time to be required. And we developed CAD system for SS diecasting die design by AutoLISP language under AutoCAD using proposed algorithm and the database. In addition, we developed the vector analysis program for filling pattern of SS metals.

• 한국막학회:학술대회논문집
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• 한국막학회 2000년도 추계 총회 및 국제학술발표회
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• pp.61-64
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• 2000

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• 한국정보통신학회논문지
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• 제12권3호
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• pp.555-562
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• 2008

본 논문에서는 RTL 수준에서의 클록 게이팅을 이용한 실제적인 저전력 설계 기술에 대해서 제안하고자 한다. 상위 수준의 회로 설계자에 의해 시스템의 동작을 분석하여 클록 게이팅을 위한 제어기를 이용하는 것이 가장 효율적인 전력 감소를 가져 온다. 또한 직접적으로 클록 게이팅을 수행하는 것보다는 합성툴이 자연스럽게 게이팅된 클록을 맵핑할 수 있도록 RTL 수준에서 유도하는 것이 바람직하다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩단계에서부터 클록을 게이팅 시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대기 동작인 부분에서 클록을 게이팅 한다. 그리고 회로의 동작을 분석한 후에 클록의 게 이팅을 제어하기 위한 제어기를 설계하고 합성 툴에 의해 저전력 회로에 해당하는 netlist를 얻는다. 결과로부터 상위수준의 클록 게이팅에 의해 레지스터의 전력이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다. Power Theater 자체의 synthesizer를 이용하여 netlist로 합성한 후에 전력을 측정했을 경우에는 레지스터의 전력이 322 mW에서 208 mW로 36.5% 감소한 것을 확인할 수 있다.

• 한국정보통신학회논문지
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• 제15권6호
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• pp.1213-1220
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• 2011

본 논문에서는 분류자들 속에 중요도 정보를 삽입하여 동적 중요도 결정이 가능한 앙상블 시스템을 제안하였다. 그동안 앙상블 시스템에서 중요도는 훈련이 끝나고 결정된 중요도를 사용하였다. 한 번 결정된 중요도는 테스트 데이터에 상관없이 정적으로 사용되었다. 이 문제를 푸는 방법으로 관문 네트워크에서 구조적으로 계층을 두는 프로세스를 추가하여 동적 중요도 결정이 가능하게 하는 방법이 있지만 프로세스가 추가된다는 단점이 있다. 본 논문에서는 이런 추가적인 프로세스 없이 간단하게 동적 중요도 결정이 가능한 방법을 보여주고 구조적 변경 없이 기존의 시스템에 쉽게 적용할 수 있으며 AdaBoost보다 나은 성능을 보여주는 알고리즘을 제안한다.