• 대한전자공학회논문지
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• 제5권4호
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• pp.1-8
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• 1968

TANT회로라함은 진입력만을 NAND게이트만으로 구성되는 3단회로를 말한다. 본논문에서는 임의의 Boole함수에 대한 최소수게이트의 TANT회로를 발견하는 방법을 제시한 것이다. 합성절차의 첫 단계는 Quine-McCluskey의 절차 또는 기타방법에 의하여 essential prime implicants(EPI)를 정하고 채　두년산법을 적용하여 EPI와 동일한 두부를 갖는 prime implicants(PI)를 유도하는 것이다. 두째 단계로 동일한 두부를 갖는 EPI 및 PI를 통합하고 유용한 미부요소를 발생시키는 것이다. 그 다음에 이들 미부요소중에서 공통요소를 선정하는데 이 단계는 C-C표를 이용하는 것과 상통한 점이 있다. 마지막 단계로 용장한 PI를 삭제함으로써 입력수를 줄이는 것이다. 이 방법에 의하면 입력수가 5 및 6의 경우에는 수동적으로 용이하게 해를 얻을 수 있다.

• 건축역사연구
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• 제20권5호
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• pp.47-61
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• 2011

This study examined the background and change of building Yeongam eupseong and characteristics and construction method of its spatial structure. The results of this study can be summarized as follows. First, Yeongam eupseong was built for the same purpose of national border defense against the invasion of Japanese army as other Eupseongs were built and it was found first in the literature in the era of King Munjong of Joseon Dynasty with the scale of three gates and 4,369 cheok of castle wall. Such a scale was continued and in particular, according to flat structure, road network and gate position shown in the map, the form and road system of Yeongam eupseong before the 19th century were mostly identical with the current ones. Second, castle wall was built over foundation by using talcum after leveling the foundation soil and castle wall can be divided into outer wall, filling part and inner wall from the section. Outer wall was constructed by inserting and layering pebbles with big irregular stone, filling part was made with talcum and riprap and inner wall with soil in several layers by keeping gradient. This building method showed common features in inserting and layering pebbles for outer wall, use of protruded base and section form compared to Jeollado Eupseong.

• 전자공학회논문지C
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• 제36C권11호
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• pp.55-63
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• 1999

본 논문에서는 패키지의 전기적 특성이 CMOS 디지틀 회로에 미치는 영향을 해석하고 패키지 특성을 고려한 새로운 CMOS It 패키지 설계방법을 보인다. 집적회로 내의 게이트들이 동시에 스위칭 할 때 패키지에 기인한 동시 스위칭 노이즈 (Simultaneous Switching Noise: SSN)가 시스템의 성능에 미치는 영향에 대하여 해석적으로 고찰하여 패키지의 전기적 특성에 의한 제약조건을 만족시키면서 집적회로 패키지를 설계 할 수 있는 새로운 설계 식을 유도하고 이들 식을 이용한 설계방법을 제시한다. 또한 제시된 패키지 설계방 법의 타당성을 검증하기 위하여 0.3㎛ CMOS 회로에 대하여 범용회로 시뮬레이터인 HSPICE 시뮬레이션 결과와 본 논문에서 제시한 해석적 설계 방법에 따른 결과가 일치한다는 것을 보인다.

• 한국자동차공학회논문집
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• 제22권2호
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• pp.115-122
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• 2014

Injection pressure is one of factors that influence part quality. In this paper, injection pressure was minimized by optimizing valve gate locations. In order to perform design optimization, MAPS-3DTM (Mold Analysis and Plastic Solution-3D) was used for injection mold analysis and PIAnOTM (Process Integration, Automation and Optimization) was used as process integration and design optimization. Also we adapted meta models based on design of experiments for efficiency. By using introduced methodology, we were able to obtain a result so that maximum injection pressure reduced by 28% compared to the initial design. And the validity of the proposed method could also be demonstrated.

• 한국항공운항학회지
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• 제31권2호
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• pp.55-65
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• 2023

Due to extreme urbanization, ground transportation in the city center is saturated, and problems such as the lack of expansion infrastructure and traffic congestion increase social costs. To solve this problem, a 3D mobility platform, Urban Air Mobility (UAM), has emerged as a new alternative. A vertiport is a physical space that conducts a similar role to an airport terminal. Vertiport consists of take-off and landing facilities (TLOF, Touchdown and Lift-Off area), space for boarding and disembarking from UAM aircraft (gates), taxiways, and passenger terminals. The type of vertiport (structure, number of facilities) and concept of operations are key variables that determine the number of UAM aircraft that can be accommodated per hour. In this study, a capacity calculation method was presented using an optimization technique (Deterministic Integer Linear Programming). The absolute capacity of the vertiport was calculated using an optimization technique, and a sensitivity analysis was also performed.

• 한국재료학회지
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• 제9권11호
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• pp.1117-1122
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• 1999

5~10nm 두께의 얇은 산화막 위에 $\alpha$-실리콘과 Co/Ti 이중막을 순차적으로 증착하고 급속열처리하여 코발트 폴리사이드 전극을 만든 후, SADS법으로 다결정 Si을 도핑하여 MOS 커패시터를 제작하였다. 이때 drive-in 열처리조건에 따른 커패시터의 C-V 특성과 누설전류를 측정하여, $\textrm{CoSi}_{2}$의 열적안정성과 도판트 (B 및 As)의 재분포가 Co-폴리사이드 게이트의 전기적 특성에 미치는 영향을 연구하였다.$ 700^{\circ}C$에서 60~80초간 열처리시, 다결정 Si층의 도핑으로 우수한 C-V 특성과 낮은 누설전류를 나타냈으나, 그 이상 장시간 또는 $900^{\circ}C$의 고온에서는 $\textrm{CoSi}_{2}$의 분해에 따른 Co의 확산으로 전기적 특성이 저하되었다. SADS법으로 Co-폴리사이드 게이트 전극을 형성할 때, 도판트가 다결정 Si층으로 충분히 확산되는 것뿐만 아니라, $\textrm{CoSi}_{2}$의 분해를 억제하는 것이 매우 중요하다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.8-15
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• 2009

암호 시스템을 구현할 경우 차분 전력 분석 공격법 등과 같은 부채널 공격법에 대한 안전성은 반드시 고려되어야 한다. 현재까지 부채널 공격법에 대한 다양한 방어 기법이 제안되었으며, 본 논문에서는 그러한 방어 기법 중의 하나인 마스킹 기법을 주로 다루게 된다. 특히 본 논문에서는 이러한 마스킹 기법의 구현에 수반되는 불 마스크와 산술 마스크 사이의 변환 문제에 대한 효율적인 해법을 제시한다. 새로 제안된 방법의 기본적인 아이디어는, ripple adder에 사용되는 carry 비트와 sum 비트를 계산하는 과정 중에 랜덤 비트를 삽입함으로써 공격자가 상기 비트들과 원 데이터 사이의 상관관계를 알아내지 못하게 하는 데에 있다. 새로 제안된 방법은 어떠한 여분의 메모리 사용 없이 단지 6n-5개의 XOR 게이트와 2n-2개의 AND 게이트만을 사용하여 n-비트 이진열에 대한 마스크 변환을 수행하며 변환 수행 시 3n-2 게이트 시간 지연을 필요로 한다. 새로 제안된 방법은 특히 비트 단위의 연산만을 사용하기 때문에 불 연산과 산술 연산을 동시에 사용하는 암호 알고리즘을 차분 전력 분석 공격에 안전하게 하드웨어로 구현하는 경우 효과적으로 사용될 수 있다. 예를 들어 본 논문은 새로 제안된 방법을 SEED 블록 암호 알고리즘의 안전한 구현에 적용하였으며 그 상세한 구현 결과는 본문에 제시된다.

• 한국정보과학회논문지:시스템및이론
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• 제27권7호
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• pp.684-694
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• 2000

저 전력회로의 설계를 위해서, 전체 회로의 면적을 줄임으로써 용량성 부하(capacitance)값을 줄이는 방법으로 적절한 트랜지스터를 선택하여 사이징하는 방법을 이용할 수 있는데, 이 때 트랜지스터 사이징을 수행하면서 적당한 위치에 버퍼를 삽입하여주면 더 좋은 결과를 가져올 수 있다. 본 논문은 TILOS 알고리즘을 이용하여 트랜지스터 사이징(sizing)을 수행하는 동시에 버퍼의 삽입을 수행하는 알고리즘 두 가지를 소개하고 이 두 방법을 비교한다. 그 첫 번째 방법은 Template Window를 이용하여 직접 시뮬레이션하는 방법이고 다른 하나는 보외법(Extrapolation)을 이용하는 방법이다. 이와 같이 버퍼를 삽입하면서 트랜지스터 사이징을 수행한 결과, 버퍼를 삽입하지 않을 때 보다 10-20%의 면적감소를 얻었을 수 있었으며 보외법을 이용한 방법 보다 Template Window를 이용했을 때 더 좋은 결과를 얻을 수 있었다.

• 한국도서관정보학회지
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• 제41권2호
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• pp.317-337
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• 2010

교사와 학부모 그리고 학생은 사서교사를 수업에 참여하지 않는 자료 관리자로 인식하고 있다. 따라서 사서교사는 직업 기능과 전문직의 특성을 충족하지 못한 채 존재감이 매우 허약한 실정이다. 이것은 사서교사 배치를 외면한 학교도서관 정책과 사서교사와 사서의 자격과 역할을 동일시하는 법과 제도 때문이다. 그러나 근본적인 원인은 교수자의 자질을 갖춘 유능한 사서교사를 양성하기 위한 맞춤형 프로그램을 갖고 있지 않은 배경학문 공동체의 방관자적 태도이다. 따라서 사서교사의 직업적 위상 강화를 위해서는 사서직 공동체가 사서교사를 교수매체 전문가로 인정하고, 다양한 교육과정을 개발하여야 한다. 또한 사서교사 스스로 개인 역량 개발을 위한 자기평가를 활성화하고 전문 단체의 활동력을 강화할 필요가 있다.

• 전자공학회논문지S
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• 제35S권8호
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• pp.106-112
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• 1998

최근에 영상 및 음성 데이터의 양은 크게 증가하고 있다. 이러한 경향에 따라 고밀도 자기기록 시스템이 필요하게 되었고 테이프의 트랙은 더욱 더 좁아지게 되었다. 따라서 DVCR(digital video cassette recorder)에서는 재생시에 캡스탄 모터의 속도와 위상을 정밀하게 제어하여, 헤드가 트랙을 따라 정확하게 주행하도록 유지시켜주는 캡스탄 서보시스템이 필요하게 되었다. 이를 위하여 DVCR에서는 ATF(Automatic Track Following)방식을 사용한다. 본 논문에서는 이산 푸리에 변환(discrete Fourier transform)을 이용한 새로운 DVCR용 ATF 블록의 설계방법을 제안하였다. 제안한 ATF 블록을 ALTERA사의 FPGA에 구현하여 실제 DVCR 시스템에서 그 성능을 시험하였다. 실험을 통하여 본 논문에서 제안한 방식이 기존의 디지털 저역통과필터(lowpass filter)를 사용한 구현법에 비해 비용면에서 더 효과적임을 검증하였다. 또한 로직게이트 수가 기존의 방법에 비하여 약 20% 감소함을 확인하였다.