• 한국정보전자통신기술학회논문지
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• 제12권3호
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• pp.312-320
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• 2019

본 논문에서는 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. eFlash 셀의 프로그램, 지우기와 읽기 동작을 만족시키는 row 구동회로(CG/SL 구동회로), write BL 구동회로( write BL 스위치 회로와 PBL 스위치 선택 회로), read BL 스위치 회로와 read BL S/A 회로와 같은 eFlash 코어회로(Core circuit)를 제안하였다. 그리고 프로그램 모드에서 9.5V와 erase 모드에서 11.5V의 VPP(Boosted Voltage) 전압을 공급하는 VPP 전압 발생기회로는 기존의 단위 전하펌프 회로로 cross-coupled NMOS 트랜지스터를 사용하는 대신 body 전압을 ground에 연결된 12V NMOS 소자인 NMOS 프리차징 트랜지스터의 게이트 노드 전압을 부스팅하는 회로를 새롭게 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN(Input Voltage) 전압으로 프리차징 시켜서 VPP 전하펌프 회로의 펌핑 전류를 증가시켰다. 펌핑 커패시터로는 PMOS 펌핑 커패시터에 비해 펌핑전류가 크고 레이아웃 면적이 작은 12V native NMOS 펌핑 커패시터를 사용하였다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 $933.22{\mu}m{\times}925{\mu}m(=0.8632mm^2)$이다.

• 한국정보전자통신기술학회논문지
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• 제15권2호
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• pp.144-151
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• 2022

본 논문에서는 배터리 응용을 위해 저면적 DC-DC 변환기를 갖는 1.5V 256kb eFlash 메모리 IP를 설계하였다. 저면적 DC-DC 변환기 설계를 위해서 본 논문에서는 단위 전하펌프 회로에서 펌핑 노드의 전압을 VIN 전압으로 프리차징해주는 회로인 크로스-커플드 (cross-coupled) 5V NMOS 트랜지스터 대신 5V NMOS 프리차징 트랜지스터를 사용하였고, 펌핑 노드의 부스팅된 전압을 VOUT 노드로 전달해주는 트랜지스터로 5V 크로스-커플드 PMOS 트랜지스터를 사용하였다. 한편 5V NMOS 프리차징 트랜지스터의 게이트 노드는 부스트-클록 발생기 회로를 이용하여 VIN 전압과 VIN+VDD 전압으로 스윙하도록 하였다. 그리고 펌핑 커패시터의 한쪽 노드인 클록 신호를 작은 링 발진 (ring oscillation) 주기 동안 full VDD로 스윙하기 위해 각 단위 전하펌프 회로마다 로컬 인버터 (local inverter)를 추가하였다. 그리고 지우기 모드 (erase mode)와 프로그램 모드 (program mode)에서 빠져나와 대기 (stand-by) 상태가 될 때 부스팅된 전압을 VDD 전압으로 프리차징해주는 회로를 사용하는 대신 HV (High-Voltage) NMOS 트랜지스터를 사용하여 VDD 전압으로 프리차징 하였다. 이와같이 제안된 회로를 DC-DC 변환기 회로에 적용하므로 256kb eFLASH IP의 레이아웃 면적은 기존 DC-DC 변환기 회로를 사용한 경우보다 6.5% 정도 줄였다.

• 헤리티지:역사와 과학
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• 제56권2호
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• pp.246-262
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• 2023

본 연구는 사라진 문화재인 돈의문이 어떻게 디지털로 복원이 되었는지, 돈의문 복원이라는 정책집행 과정에 초점을 맞추어 정책집행 요인을 분석하였다. 이를 통하여 민관 다자간 협업으로 추진된 디지털 돈의문 복원 정책의 집행과정에 있어서 특성을 살펴 보고 이해관계가 다른 기관이 어떻게 집행 과정 속에서 문제를 해결하고 협업을 이루었는지 시사점을 얻고자 하였다. 연구방법은 정책 집행과정을 정책집행자 요인, 정책집행 내용 요인, 정책집행 자원 요인, 정책집행환경 요인으로 나누어 각각의 세부 구성요인별로 분석하였다. 이를 위하여 정책집행 참여자들의 심층인터뷰, 문헌 분석을 조사 하였다. 연구결과 정책집행자 요인에서 정책책임자의 신속한 의사결정 리더십과 정부기관 담당자의 유연한 태도는 각기 다른 이해집단의 갈등을 방지하는데 긍정 영향을 준 것으로 나타났다. 둘째, 정책집행 내용에서는 모두가 수긍할 수 있는 공동목표를 정립하여 일관성 있게 나아간 것이 신뢰를 주었고 시너지를 내게 하였다. 셋째, 정책집행 자원요인에서는 무엇보다 물적 자원인 예산의 중요성이 강조되었다. 마지막으로 정책집행의 환경 요인으로는 정책 추진 당시 4차산업혁명 부각과 함께 5G 이동통신이 세계 최초로 국내에서 개통된 부분이 시기적절한 요소로 작용하였다. 다만, 현재의 디지털 복원 기술이 곧 과거의 기술이 되는 것은 앞으로의 과제라고 할 수 있다. 디지털 돈의문은 사라진 문화재를 AR, VR로 복원한 최초의 사례로 대중매체의 관심과 지지를 받았고 대중의 관심을 끌었다. 이는 또한 디지털 복원이 문화재가 위치한 지역주민과의 갈등이나 실물의 보존과 복원에 있어 이해관계자들의 갈등 없이도 해결 방안이 될 수 있는 모범 사례가 될 수 있음을 보여준다 하겠다.

• 한국진공학회지
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• 제22권3호
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• pp.131-137
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• 2013

본 연구에서는 유기소자의 절연박막을 습식 공정이 아닌 건식 공정인 플라즈마 중합법을 이용하여 Styrene 유기물을 사용하여 절연박막을 제작하였다. 안정적인 플라즈마 형성을 위해 버블러와 써큐레이터를 활용하여 정량적인 모노머 주입을 가능하게 하였다. 본 연구에서는 플라즈마 중합된 Styrene 박막을 30, 60 nm 터널링층으로 활용하였고, Styrene 절연층의 두께를 430 nm, Au 메모리층의 두께를 7 nm, 활성층의 두께를 40 nm, 소스와 드레인 전극의 두께를 50 nm로 유기 메모리 소자를 제작하여 특성을 평가하였다. 40/-40 V의 double sweep시 45 V의 히스테리시스 전압을 얻을 수 있었고, 이는 MMA를 터널링층으로 활용한 유기 메모리 소자의 히스테리시스 전압이 27 V인 것과 비교하였을 때 60% 상승한 효과로 히스테리시스 전압이 18 V 이상 높은 결과이다. 이와 같은 결과로부터 플라즈마 중합된 Styrene 유기 박막의 높은 전하 포집 특성을 활용하여 전체층을 유기 재료로 제작한 유연한 메모리 소자의 응용 가능성을 기대한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.11-11
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• 2010

Thin-film-transistors (TFTs) that can be deposited at low temperature have recently attracted lots of applications such as sensors, solar cell and displays, because of the great flexible electronics and transparent. Transparent and flexible transistors are being required that high mobility and large-area uniformity at low temperature [1]. But, unfortunately most of TFT structures are used to be $SiO_2$ as gate dielectric layer. The $SiO_2$ has disadvantaged that it is required to high driving voltage to achieve the same operating efficiency compared with other high-k materials and its thickness is thicker than high-k materials [2]. To solve this problem, we find lots of high-k materials as $HfO_2$, $ZrO_2$, $SiN_x$, $TiO_2$, $Al_2O_3$. Among the High-k materials, $Al_2O_3$ is one of the outstanding materials due to its properties are high dielectric constant ( ~9 ), relatively low leakage current, wide bandgap ( 8.7 eV ) and good device stability. For the realization of flexible displays, all processes should be performed at very low temperatures, but low temperature $Al_2O_3$ grown by sputtering showed deteriorated electrical performance. Further decrease in growth temperature induces a high density of charge traps in the gate oxide/channel. This study investigated the effect of growth temperatures of ALD grown $Al_2O_3$ layers on the TFT device performance. The ALD deposition showed high conformal and defect-free dielectric layers at low temperature compared with other deposition equipments [2]. After ITO was wet-chemically etched with HCl : $HNO_3$ = 3:1, $Al_2O_3$ layer was deposited by ALD at various growth temperatures or lift-off process. Amorphous InGaZnO channel layers were deposited by rf magnetron sputtering at a working pressure of 3 mTorr and $O_2$/Ar (1/29 sccm). The electrodes were formed with electron-beam evaporated Ti (30 nm) and Au (70 nm) bilayer. The TFT devices were heat-treated in a furnace at $300^{\circ}C$ and nitrogen atmosphere for 1 hour by rapid thermal treatment. The electrical properties of the oxide TFTs were measured using semiconductor parameter analyzer (4145B), and LCR meter.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.122-122
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• 2008

Recently, Metal/Alumina/Silicon-Nitride/Silicon-Oxide/Silicon (MANOS) structures are one of the most attractive candidates to realize vertical scaling of high-density NAND flash memory [1]. However, as ANO layers are miniaturized, negative and positive bias temperature instability (NBTI/PBTI), such as the flat band voltage shift, ${\Delta}V_{FB}$, the interfacial trap density increase, ${\Delta}D_{it}$, the gate leakage current, ${\Delta}I_G$. and the retention characteristics, in MONOS capacitors, becomes an important issue in terms of reliability. It is well known that tunnel oxide degradation is a result of the oxide and interfacial traps generation during FN (Fowler-Nordheim) stress [2]. Because the bias temperature stress causes an increase of both interfacial-traps and fixed oxide charge could be a factor, witch can degrade device reliability during the program and erase operation. However, few studies on NBTI/PBTI have been conducted on improving the reliability of MONOS devices. In this work, we investigate the effect of post-annealing gas on bias temperature instability (BTI), such as the flat band voltage shift, ${\Delta}V_{FB}$, the interfacial trap density shift, ${\Delta}I_G$ retention characteristics, and the gate leakage current characteristics of MANOS capacitors. MANOS samples annealed at $950^{\circ}C$ for 30 s by a rapid thermal process were treated via additional annealing in a furnace, using annealing gases $N_2$ and $N_2-H_2$ (2 % hydrogen and 98 % nitrogen mixture gases) at $450^{\circ}C$ for 30 min. MANOS samples annealed in $N_2-H_2$ ambient had the lowest flat band voltage shift, ${\Delta}V_{FB}$ = 1.09/0.63 V at the program/erase state, and the good retention characteristics, 123/84 mV/decade at the program/erase state more than the sample annealed at $N_2$ ambient.

• 공업화학
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• 제24권3호
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• pp.219-226
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• 2013

차세대 전자 디스플레이 관련 제품의 휴대편리성, 유연성, 경량화, 대형화 등의 요구조건을 확보할 수 있는 유기반도체 소재기반 소프트 일렉트로닉스에 많은 관심이 모아지고 있다. 소프트 일렉트로닉스의 응용분야로는 전자 신문, 전자 책, 스마트카드, RFID 태그, 태양전지, 휴대용 컴퓨터, 센서, 메모리 등이 있으며, 핵심소자는 유기 전계효과 트랜지스터(organic field-effect transistor, OFET)이다. OFET의 고성능화를 위해서는 유기반도체, 절연체, 전극 구성소재들이 최적화 구조를 형성하도록 적층되어야 한다. 필름형성화 과정에서 대부분의 유기반도체 소재는 결합력이 약한 van der Waals 결합으로 자기조립 결정구조를 형성하므로, 이들의 결정성 필름구조는 주위 환경(공정변수 및 기질특성)에 의해 크게 달라진다. 특히 기질의 표면 에너지(surface energy) 및 표면 거칠기(surface roughness)에 따라 유기반도체 박막 내 결정 구조 및 배향 등은 크게 달라져, OFET의 전기적 특성에 큰 차이를 미친다. 유기친화적 절연층 소재 및 표면개질화는 전하이동에 유리하도록 용액 및 증착공정 유기반도체 박막의 결정구조 및 배향을 유도시켜 OFET의 전기적 성능을 향상시킬 수 있다.

• 한국정보전자통신기술학회논문지
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• 제12권6호
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• pp.619-628
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• 2019

본 논문에서는 진성난수 생성기를 위한 베타선 센서를 설계하였다. PMOS 피드백 트랜지스터의 게이트를 DC 전압으로 바이어스하는 대신 PMOS 피드백 트랜지스터에 흐르는 전류가 PVT 변동에 둔감하도록 설계된 전류 바이어스 회로를 mirroring하게 흐르도록 하므로 CSA의 signal voltage의 변동을 최소화하였다. 그리고 BGR (Bandgap Reference) 회로를 이용하여 공급된 정전류를 이용하여 신호 전압을 VCOM 전압 레벨까지 충전하므로 충전 시간의 변동을 줄여 고속 감지가 가능하도록 하였다. 0.18㎛ CMOS 공정으로 설계된 베타선 센서는 corner별 모의실험 결과 CSA 회로의 최소 신호전압과 최대 신호전압은 각각 205mV와 303mV이고, pulse shaper를 거친 출력 신호를 비교기의 VTHR (Threshold Voltage) 전압과 비교해서 발생된 펄스의 최소와 최대 폭은 각각 0.592㎲와 1.247㎲로 100kHz의 고속 감지가 가능한 결과가 나왔으며, 최대 100Kpulse/sec로 계수할 수 있도록 설계하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.120-120
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• 2011

Graphene is a carbon based material and it has great potential of being utilized in various fields such as electronics, optics, and mechanics. In order to develop graphene-based logic systems, graphene field-effect transistor (GFET) has been extensively explored. GFET requires supporting devices, such as volatile memory, to function in an embedded logic system. As far as we understand, graphene has not been studied for volatile memory application, although several graphene non-volatile memories (GNVMs) have been reported. However, we think that these GNVM are unable to serve the logic system properly due to the very slow program/read speed. In this study, a GVM based on the GFET structure and using an engineered graphene channel is proposed. By manipulating the deposition condition, charge traps are introduced to graphene channel, which store charges temporarily, so as to enable volatile data storage for GFET. The proposed GVM shows satisfying performance in fast program/erase (P/E) and read speed. Moreover, this GVM has good compatibility with GFET in device fabrication process. This GVM can be designed to be dynamic random access memory (DRAM) in serving the logic systems application. We demonstrated GVM with the structure of FET. By manipulating the graphene synthesis process, we could engineer the charge trap density of graphene layer. In the range that our measurement system can support, we achieved a high performance of GVM in refresh (>10 ${\mu}s$) and retention time (~100 s). Because of high speed, when compared with other graphene based memory devices, GVM proposed in this study can be a strong contender for future electrical system applications.

• 전자공학회논문지SC
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• 제44권6호
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• pp.35-41
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• 2007

자연스러운 머리 움직임 하에서 응시점을 추정할 수 있는 시스템을 제안하였다. 이 시스템은 하나의 카메라와 2개의 거울로 구성되어 있으며, 이 거울은 안구에서 눈동자의 영상을 언제나 카메라로 획득할 수 있도록 유지시키는 기능을 한다. 그러나 영상의 획득 속도가 초당 30 프레임이므로 거울의 제어가 빠른 머리 움직임을 보상할 수 없다. 이러한 문제점을 극복하고자 현재 안구 이미지에서 다음 안구 이미지의 위치를 추정하기 위하여 Kalman filter를 적용하였다. 그 결과 수평방향으로 평균 55cm/s, 수직 방향으로 평균 45cm/s정도의 속도의 머리 움직임에 대한 보상이 가능하였다. 그리고, 머리 움직임의 공간도 수평 60cm, 수직 30cm의 넓은 범위까지 가능하였다. 공간 해상도는 수평과 수직 각각 $4.5^{\circ}$와 $5^{\circ}$ 였고, 자연스러운 머리 움직임 아래에서의 응시점의 정확도는 92% 였다.