• 한국작물학회지
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• 제40권1호
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• pp.103-112
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• 1995

아프리카 벼에 있어서 벼알과 소피경 사이에 형성되는 이층조직의 특이성에 따라, '부분이층', '불규칙이층' 및 '완전이층'의 품종을 각각 2품종씩 공시하여 유수형성 이후 유수와 영화의 신장에 따른 이층조직의 형성 및 발달과정을 해부형태학적으로 관찰하였다. 또한 출수후 수확기까지 등숙과정에 있어서 탈립성정도의 변화와 이층조직과의 관계에 대하여 검토하였다. 아프리카 벼의 유수와 영화는 출수전 15일 이후 급격한 신장을 보여 출수전 5일 경에는 출수기와 거의 동일한 길이로 신장되었다. 출수전 15일 경에는 작은 유조직세포로 구성된 이층조직의 형성부위를 인정할 수 있었는데, 부분이층의 외영쪽에는 이층조직의 형성부위를 인정할 수 없었고, 불규칙이층의 외영쪽에는 부분적으로 집단화되어 있는 소형의 유조직세포들을 관찰할 수 있었다. 출수전 10일경 이층조직 주변의 세포들은 세포벽이 식후하고 목화되어 1-2층의 유조직세포로된 이층조직을 더욱 뚜렷하게 구분할 수 있었는데, '부분이층'의 외영쪽에는 후벽조직속에 1-2개의 유조직세포가 혼재되어 있었고, '불규칙이층'의 외영쪽에는 불규칙하게 집단화된 유조직세포를 관찰할 수 있었다. 아프리카 벼에 있어서는 출수후 2주째 벼알의 등숙이 수확기와 거의 비슷하게 진전되었는데, 이때 이층구조의 붕괴현상 관찰할 수 있었으며, 또한 벼알과 소피경 사이의 인장강도도 수확기와 동일하게 저하하였다.

• 센서학회지
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• 제4권4호
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• pp.29-40
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• 1995

본논문(本論文)에서는 정전유도(靜電誘導) 트랜지스터의 잡음원인분석(雜音原因分析)을 위하여 직류(直流) 및 잡음특성(雜音特性), 잔존성분(殘存成分), 입력용량등(入力容量等)의 정무화(定武化)에 필요(必要)한 잡음(雜音) 등가회로(等價回路)를 제안(提案)하였다. 가장 단순(單純)한 잡음(雜音) 등가회로(等價回路)는 정전유도(靜電誘導) 트랜지스터의 동작원리(動作原理)에 의한 모델이며, 이 모델에 의한 실측치(實測値)가 산탄(shot) 잡음(雜音)보다 작게 나타났다. 소스 저항(抵抗)이 삽입(揷入)된 등가회로(等價回路)에서는 소스 저항(抵抗)의 부귀환효과(負歸還效果)에 의하여 산탄 잡음(雜音)이 저감(低減)됨을 확인(確認)하였다. 정확(正確)한 잡음저감원인(雜音低減原因)을 분석(分析)하기 위하여 소스 저항(抵抗)과 드레인 저항(低抗)의 계산식(計算式)을 유도(誘導)하기 위한 등가회로(等價回路)를 제안(提案)하였다. 등가회로(等價回路) 확인(確認) 실험(實驗)에서는 잔존성분(殘存成分)에 대한 신호원저항(信號源抵抗)과 출력부하저항(出力負荷抵抗)의 영향(影響)은 작으며, 잔존성분(殘存成分)은 입력환산등가잡음저항(入力換算等價雜音抵抗)으로 나타낼 수 있다. 또한, 입력용량(入力容量)은 부하저항(負荷抵抗)이 $0{\Omega}$일 때 13.6pF이며, 게이트 배선등(配線等) 정전유도(靜電誘導) 트랜지스터 동작(動作)에 직접(直接) 관여(關與)하지 않는 용량(容量)은 10pF정도(程度)이다.

• 한국전기전자재료학회논문지
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• 제25권2호
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• pp.85-90
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• 2012

In this paper, we compared and analyzed 3D silicon-oxide-nitride-oxide-silicon (SONOS) multi layer flash memory devices fabricated on nitride or oxide layer, respectively. The device fabricated on nitride layer has inferior electrical properties than that fabricated on oxide layer. However, the device on nitride layer has faster program / erase speed (P/E speed) than that on the oxide layer, although having inferior electrical performance. Afterwards, to find out the reason why the device on nitride has faster P/E speed, 1/f noise analysis of both devices is investigated. From gate bias dependance, both devices follow the mobility fluctuation model which results from the lattice scattering and defects in the channel layer. In addition, the device on nitride with better memory characteristics has higher normalized drain current noise power spectral density ($S_{ID}/I^2_D$>), which means that it has more traps and defects in the channel layer. The apparent hooge's noise parameter (${\alpha}_{app}$) to represent the grain boundary trap density and the height of grain boundary potential barrier is considered. The device on nitride has higher ${\alpha}_{app}$ values, which can be explained due to more grain boundary traps. Therefore, the reason why the devices on nitride and oxide have a different P/E speed can be explained due to the trapping/de-trapping of free carriers into more grain boundary trap sites in channel layer.

• 한국진공학회지
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• 제20권5호
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• pp.327-332
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• 2011

ITO가 코팅된 유리 기판 위에 플라즈마 중합법으로 styrene 고분자 박막을 제작하고 상부 전극을 진공 열증착법으로 제작된 Au 박막으로 한 MIM (metal-insulator-metal) 소자를 제작하였다. 또한, 플라즈마 중합된 styrene 고분자 박막을 유기 절연박막으로 하고 진공열증착법으로 pentacene 유기반도체 박막을 제작하여 유기 MIS (metal-insulator-semiconductor) 소자를 제작하였다. 플라즈마 중합법으로 제작된 styrene (ppS; plasma polymerized styrene) 고분자 박막은 styrene 단량체(모노머) 고유의 특성을 유지하면서 고분자 박막을 형성함을 확인하였으며, 통상적인 중합법으로 제작된 고분자 박막 대비 k=3.7의 높은 유전상수 값을 보였다. MIM 및 MIS 소자의 I-V 및 C-V 측정을 통하여 ppS 고분자 박막은 전계강도 $1MVcm^{-1}$에서 전류밀도 $1{\times}10^{-8}Acm^{-2}$ 수준의 낮은 누설전류를 보이고 히스테리시스가 거의 없는 우수한 절연체 박막임이 판명되었다. 결과적으로 유기박막 트랜지스터 및 유기 메모리 등 플렉서블 유기전자소자용 절연체 박막으로의 응용이 기대된다.

• 암석학회지
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• 제12권4호
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• pp.196-206
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• 2003

숭례문(남대문, 국보 1호)을 구성하고 있는 석재와 보수재료에 대한 암석화학적 및 광물학적 특징과 이들의 보존실태를 보고하고자 한다. 숭례문 석재의 구성암석은 칼크-알랄리 계열의 조립질 화강암으로서 비교적 다량의 코발트를 함유하고 있다. 광물조성은 석영, 퍼사이트, 사장석 및 흑운모가 주성분이며 부구성 광물로는 정장석, 백운모, 녹니석 그리고 견운모 등이 산출되며 퍼사이트는 심한 변질작용에 의해 견운모화 되어있다. 원암의 풍화정도를 알아보기 위해 원암과 풍화암에 대해 석영-K-장석-사장석의 삼각도표에 도시한 결과 원암은 화강암 영역의 중간에 도시되는 반면 풍화석재는 석영쪽에 근접한 화강암 영역에 도시되어 K-장석 및 사장석의 풍화에 의해 상대적으로 석영이 부화된 결과를 나타내어 장석의 풍화작용이 상당히 진행되었음을 알 수 있었다. 숭례문 석재의 표면은 대기 중에 노출되어 물리, 화학적 풍화작용에 의한 흑화 및 박리현상으로 쉽게 떨어져 나가며 석조구조물의 하부는 하중에 의한 균열이 발생하여 전체적으로 심각한 손상과 파손으로까지 위협받고 있는 실정이다. 또한 1960년대 초반 대규모 보수공사시 석재간의 충진과 접합용으로 사용된 시멘트와 쇠못은 오히려 석재의 보존에 심각한 악영향을 미치고 있으며 보수재료의 풍화 또한 심각한 상태로 전면적인 보존대책 수립이 시급한 상태이다. 결론적으로 숭례문의 현 상태는 석재의 풍화와 균열, 그리고 보수공사 때 사용된 자재의 약화 등 전체적으로 훼손이 심해 시급히 과학적인 보존대책을 마련해야 한다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.114-121
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• 2001

능동제어형 전계방출 디스플레이의 전자공급원으로서 능동제어형 전계 에미터 어레이의 회로모델이 제안되었다. 능동제어형 전계 에미터 어레이는 전계방출을 안정화시키고 저전력구동을 위한 수소화 된 비정질 실리콘 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이로 구성되었고 같은 유리기판 위에 제작되었다. 비정질 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이의 전기적 특성으로부터 추출된 기본 모델 변수는 제안된 능동제어형 전계 에미터 어레이 회로모델에 입력되었고 SPICE 회로 시뮬레이터를 사용하여 특성을 분석하였다. 제작된 소자의 측정값과 DC 시뮬레이션 결과를 비교한 결과 두 값이 상당히 일치함으로써 등가회로 모델의 정확성을 확인하였다. 또한 제작된 소자의 transient 시뮬레이션 결과 전계 에미터 어레이의 게이트 커패시턴스와 TFT의 구동능력이 반응시간에 가장 크게 영향을 끼치고 있음을 확인하였다. 제작된 능동제어형 전계방출 에미터 어레이는 pulse width modulation으로 구동하는 경우 15㎲의 반응시간을 얻었고 이 값으로는 4bit/color의 계조(gray scale)표현이 가능하였다.

• 대한지리학회지
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• 제45권1호
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• pp.144-164
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• 2010

이 연구의 목적은 '길 안내' 와 같은 문제해결 과정을 통해 나타나는 학생들의 공간적 문제해결 전략 및 개인차를 밝히는 것이다. 방문객의 길 안내를 위해 학생들이 캠퍼스에 세운 간이 표지판의 위치를 분석하였다. 학생들은 표지판의 위치로 급격한 방향 전환이 필요한 갈림길이나 길 안내의 출발, 도착지점을 선호하였으며, 경로를 선정할 때 효율성, 환경적 특성, 방문객의 심미적 만족감 등 다양한 요인들을 고려하였다. 또한 대부분의 학생들이 방문객의 예상 이동 경로를 따라 일렬로 간이 표지판을 세운 반면, 몇몇 학생들은 복수의 경로를 설정하는 전략을 사용하였다. 한편 동일한 과제를 실내에서 수행하게 했을 때, 실내에서 수행된 과제의 표지판들이 실외의 경우보다 균등한 간격으로 분포하는 특징을 보였다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.795-803
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• 2017

블록암호 ARIA와 AES를 단일 회로로 통합하여 구현한 이중표준지원 암호 프로세서에 대해 기술한다. ARIA-AES 통합 암호 프로세서는 128-비트, 256-비트의 두 가지 키 길이를 지원하며, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. ARIA와 AES의 알고리듬 공통점을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 최적화 하였으며, on-the-fly 키 스케줄러가 포함되어 있어 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. ARIA-AES 통합 프로세서를 $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 54,658 GE로 구현되었으며, 최대 95 MHz의 클록 주파수로 동작할 수 있다. 80 MHz 클록 주파수로 동작할 때, 키 길이 128-b, 256-b의 ARIA 모드에서 처리율은 각각 787 Mbps, 602 Mbps로 예측되었으며, AES 모드에서는 각각 930 Mbps, 682 Mbps로 예측되었다. 설계된 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다.

• 한국통신학회논문지
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• 제34권12B호
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• pp.1380-1386
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• 2009

본 논문에서는 홈 네트워크에서 멀티미디어와 타이밍 트래픽을 처리하기 위해 디자인 된 CQS(Calendar Queue Scheduler)를 제안한다. VoIP, VOD, IPTV, 최선형(Beat-efforts) 트래픽 등 가택으로 유입되는 다양한 속성을 지닌 트래픽의 증가로 가택 내 QoS(Quality of Service) 관리의 필요성이 논의되고 있다. 이러한 제한된 환경에서 성공적으로 QoS를 보장하기 위해서는 각 애플리케이션이나 서비스 단위로 그룹을 형성하여 관리하는 것이 효과적이다. 본 연구에서는 단대단(end-to-end) QoS 측면에서 수신측 말단에 해당하는 홈 게이트웨이를 목표로 제한된 자원내에서 멀티미디어 및 타이밍 트래픽 처리와 큐 사이즈를 최적화시킨 CQS아키텍처를 하드웨어로 제안하였다. 또한, 각각의 모듈과 각각의 메모리에 대한 면적을 시뮬레이션하였다. Synopsys Design Compiler를 사용하여 Magnachip 0.18 CMOS 라이브러리로 합성하였을 때 각 모듈의 면적은 NAND($2{\times}1$) 게이트(11.09)를 기준으로 하였다. Memory의 비중이 전체 CQS에서 85.38%를 나타내고 있음을 알 수 있었다. 각 메모리 사이즈의 크기를 CACTI 5.3(단위는 mm^2)을 통하여 추출하였다. 메모리의 entry가 증가함에 따라 메모리 area의 증가 폭은 점점 더 증가하므로, 1 year 에 해당하는 day size의 결정이 전체 CQS 면적에 절대적인 영향을 미치게 된다. 본 논문에서 CQS를 하드웨어로 설계할 때 각 모듈의 설계 방법론과 각 모듈의 동작에 대하여 논하였다.

• 한국전기전자재료학회논문지
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• 제30권2호
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• pp.74-80
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• 2017

This study focuses on the effects of doping $Zn_2BiVO_6$ and $Co_3O_4$ on the sintering and electrical properties of ZnO; where, ZZ consists of 0.5 mol% $Zn_2BiVO_6$ in ZnO, and ZZCo consists of 1/3 mol% $Co_3O_4$ in ZZ. As ZnO was sintered at about $800^{\circ}C$, the liquid phases, which are composed of $Zn_2BiVO_6$ and $Zn_2BiVO_6$-rich phases, were found to be segregated at the grain boundaries of sintered ZZ and ZZCo, respectively, which demonstrates that $V_o^{\cdot}$(0.33~0.36 eV) are formed as dominant defects according to the analysis of admittance spectroscopy. As $Co_3O_4$ is doped to ZZ, the resistivity of ZnO decreases to ~38%, while donor density ($N_d$), interface state density ($N_t$), and barrier height (${\Phi}_b$) increase twice higher than those of ZZ, according to C-V characteristics. This result harbingers that ZZCo and its derivative compositions will open the gate for ZnO to be applied as more progressive varistors in the future, as well as the advantageous opportunity of manufacturing ZnO chip varistors at lower sintering temperatures below $900^{\circ}C$.