Schottky barrier thin film transistors (SB-TFT) on polycrystalline silicon(poly-Si) are fabricated by platinum silicided source/drain for p-type SB-TFT. High quality poly-Si film were obtained by crystallizing the amorphous Si film with excimer laser annealing (ELA) or solid phase crystallization (SPC) method. The fabricated poly-Si SB-TFTs showed low leakage current level and a large on/off current ratio larger than $10^5$. Significant improvement of electrical characteristics were obtained by the additional forming gas annealing in 2% $H_2/N_2$ ambient, which is attributed to the termination of dangling bond at the poly-Si grain boundaries as well as the reduction of interface trap states at gate oxide/poly-Si channel.
Ultra-thin $SiO_2/ZrO_2$ dielectrics were deposited by atomic layer chemical vapor deposition (ALCVD) method for non-volatile memory application. Metal-oxide-semiconductor (MOS) capacitors were fabricated by stacking ultra-thin $SiO_2$ and $ZrO_2$ dielectrics. It is found that the tunneling current through the stacked dielectric at the high voltage is lager than that through the conventional silicon oxide barrier. On the other hand, the tunneling leakage current at low voltages is suppressed. Therefore, the use of ultra-thin $SiO_2/ZrO_2$ dielectrics as a tunneling barrier is promising for the future high integrated non-volatile memory.
$RuO_2$/GaN and related contacts were investigated for Schottky contacts in GaN-Based optical and electronic devices. We demonstrated that an $RuO_2$ film forms a stable Schottky contact on a GaN layer with a barrier height (${\Phi}_B$) of 1.46 eV and transmittance of 70% in the visible and near UV region. $RuO_2$/GaN Schottky diode showed a breakdown at over -50V and leakage current of only 0.3 nA at -5V. The $RuO_2$/GaN Schottky type photodetector had the UV/Visible rejection ratio of over $10^5$ and the responsivity of 0.23 A/W at 330 nm. The $RuO_2$ gate AlGaN/GaN EFET exhibited high drain current ($I_d$) of 689.3 mA/mm and high transconductance ($g_m$) of 197.4 mS/mm. Cut-Off frequency ($f_t$) and maximum operating frequency ($f_{max}$) were measured as 27.0 GHz and 45.5 GHz, respectively.
Poly-Si Schottky barrier Thin Film Transistor (SB-TFT) is manufactured with erbium silicided source/drain. High quality poly-Si film was obtained by crystallizing the amorphous Si film with Excimer laser annealing (ELA) method. The fabricated poly-Si SB-TFT devices showed low leakage current and large on/off current ratio. Moreover, the electrical characteristics were considerably improved by 3% $H_2/N_2$ gas annealing, which is attributed to the reduction of trap states at the grain boundaries and interface trap states at gate oxide/poly-si channel.
유기 박막트랜지스터(OTFTs)제작에서 PVP-게이트 절연막의 형성과 처리가 소자성능에 미치는 영향을 조사하였다. 유기 게이트 용액의 제조에서는 polyvinyl 계열의 PVP(poly-4-vinylphenol)를 용질로, PGMEA (propylene glycol monomethyl ether acetate)를 용매로 사용하였다. 또한 열경화성 수지인 poly(melamine-co-formaldehyde)를 경화제로 사용하여 유기 절연막의 cross-link를 시도하였다. MIM 시료의 전기적 절연 특성을 측정한 결과, PVP-기반 유기 절연막은 용액의 제조에서 PGMEA에 대한 PVP와 poly (melamine-co-formaldehyde)의 농도를 증가시킬수록 낮은 누설전류 특성을 나타내었다. OTFT 제작에서는 PGMEA에 대해 PVP를 20 wt%로 섞은 PVP(20 wt%) copolymer와 5 wt%와 10 wt%의 poly(melamine-co-formaldehyde)를 경화제로 추가한 cross-linked PVP(20 wt%)를 게이트 유전 재료로 사용하였다. 제작된 트랜지스터들에서 전계효과 이동도는 5 wt % cross-linked PVP(20 wt%) 소자에서 $0.31cm^2/Vs$로, 그리고 전류 점멸비는 10 wt% cross-linked PVP(20 wt%) 소자에서 $1.92{\times}10^5$으로 가장 높게 나타났다.
Kim, Hee-Dong;An, Ho-Myoung;Seo, Yu-Jeong;Zhang, Yong-Jie;Kim, Tae-Geun
한국전기전자재료학회:학술대회논문집
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한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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pp.122-122
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2008
Recently, Metal/Alumina/Silicon-Nitride/Silicon-Oxide/Silicon (MANOS) structures are one of the most attractive candidates to realize vertical scaling of high-density NAND flash memory [1]. However, as ANO layers are miniaturized, negative and positive bias temperature instability (NBTI/PBTI), such as the flat band voltage shift, ${\Delta}V_{FB}$, the interfacial trap density increase, ${\Delta}D_{it}$, the gate leakage current, ${\Delta}I_G$. and the retention characteristics, in MONOS capacitors, becomes an important issue in terms of reliability. It is well known that tunnel oxide degradation is a result of the oxide and interfacial traps generation during FN (Fowler-Nordheim) stress [2]. Because the bias temperature stress causes an increase of both interfacial-traps and fixed oxide charge could be a factor, witch can degrade device reliability during the program and erase operation. However, few studies on NBTI/PBTI have been conducted on improving the reliability of MONOS devices. In this work, we investigate the effect of post-annealing gas on bias temperature instability (BTI), such as the flat band voltage shift, ${\Delta}V_{FB}$, the interfacial trap density shift, ${\Delta}I_G$ retention characteristics, and the gate leakage current characteristics of MANOS capacitors. MANOS samples annealed at $950^{\circ}C$ for 30 s by a rapid thermal process were treated via additional annealing in a furnace, using annealing gases $N_2$ and $N_2-H_2$ (2 % hydrogen and 98 % nitrogen mixture gases) at $450^{\circ}C$ for 30 min. MANOS samples annealed in $N_2-H_2$ ambient had the lowest flat band voltage shift, ${\Delta}V_{FB}$ = 1.09/0.63 V at the program/erase state, and the good retention characteristics, 123/84 mV/decade at the program/erase state more than the sample annealed at $N_2$ ambient.
Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.
본 논문에서는 유효한 DC 전압을 얻기 위해 요구되는 최소입력전압이 충분히 낮으면서도 소비전력이 기존의 정류기 보다 낮은 새로운 NMOS 전류미러형 브리지 정류기를 제안하였다. 설계된 정류기는 13.56 MHz의 HF (for ISO 18000-3)부터 915 MHz의 UHF (for ISO 18000-6) 및 2.45 GHz의 마이크로파 대역 (for ISO 18000-4)까지의 전 주파수 범위에 대해 RFID Transponder에 내장된 마이크로 칩을 구동하기에 충분히 높고 잘 정류된 직류전압을 공급할 수 있다. 제안된 NMOS 정류기의 출력특성은 고주파 등가회로를 이용하여 해석하였으며, 동작 주파수 종가에 따른 게이트 누설전류를 효과적으로 감소시킬 수 있는 회로적 방법을 이론적으로 제시하였다. 이러한 방법을 사용하여 설계된 NMOS 전류미러형 브리지 정류기는 3V 피크-투-피크 입력전압과 $45\;K{\Omega}$ 부하저항에서 $100\;{\mu}W$의 소비전력 특성과 2.13V의 DC 출력전압이 구해졌다. 제안된 NMOS 전류미러형 브리지 정류기는 기존의 정류기에 비해 UHF 및 마이크로파 대역에서도 안정적으로 동작하며, 보다 우수한 특성들을 보였다.
K.L. Wong;M.W. Chuan;A. Hamzah;S. Rusli;N.E. Alias;S.M. Sultan;C.S. Lim;M.L.P. Tan
Advances in nano research
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제17권2호
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pp.137-147
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2024
Graphene nanoribbons (GNRs) are considered a promising alternative to graphene for future nanoelectronic applications. However, GNRs-based device modeling is still at an early stage. This research models the electronic properties of n-doped rough-edged 13-armchair graphene nanoribbons (13-AGNRs) and quantum transport properties of n-doped rough-edged 13-armchair graphene nanoribbon field-effect transistors (13-AGNRFETs) at different doping concentrations. Step-up and edge doping are used to incorporate doping within the nanostructure. The numerical real-space nearest-neighbour tight-binding (NNTB) method constructs the Hamiltonian operator matrix, which computes electronic properties, including the sub-band structure and bandgap. Quantum transport properties are subsequently computed using the self-consistent solution of the two-dimensional Poisson and Schrödinger equations within the non-equilibrium Green's function method. The finite difference method solves the Poisson equation, while the successive over-relaxation method speeds up the convergence process. Performance metrics of the device are then computed. The results show that highly doped, rough-edged 13-AGNRs exhibit a lower bandgap. Moreover, n-doped rough-edged 13-AGNRFETs with a channel of higher doping concentration have better gate control and are less affected by leakage current because they demonstrate a higher current ratio and lower off-current. Furthermore, highly n-doped rough-edged 13-AGNRFETs have better channel control and are less affected by the short channel effect due to the lower value of subthreshold swing and drain-induced barrier lowering. The inclusion of dopants enhances the on-current by introducing more charge carriers in the highly n-doped, rough-edged channel. This research highlights the importance of optimizing doping concentrations for enhancing GNRFET-based device performance, making them viable for applications in nanoelectronics.
Transition metal dichalcogenides (TMDCs) are promising layered structure materials for next-generation nano electronic devices. Many investigation on the FET device using TMDCs channel material have been performed with some integrated approach. To use TMDCs for channel material of top-gate thin film transistor(TFT), the study on high-k dielectrics on TMDCs is necessary. However, uniform growth of atomic-layer-deposited high-k dielectric film on TMDCs is difficult, owing to the lack of dangling bonds and functional groups on TMDC's basal plane. We demonstrate the effect of remote oxygen plasma pretreatment of large area synthesized few-layer MoSe2 on the growth behavior of Al2O3, which were formed by atomic layer deposition (ALD) using tri-methylaluminum (TMA) metal precursors with water oxidant. We investigated uniformity of Al2O3 by Atomic force microscopy (AFM) and Scanning electron microscopy (SEM). Raman features of MoSe2 with remote plasma pretreatment time were obtained to confirm physical plasma damage. In addition, X-ray photoelectron spectroscopy (XPS) was measured to investigate the reaction between MoSe2 and oxygen atom after the remote O2 plasma pretreatment. Finally, we have uniform Al2O3 thin film on the MoSe2 by remote O2 plasma pretreatment before ALD. This study can provide interfacial engineering process to decrease the leakage current and to improve mobility of top-gate TFT much higher.
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[게시일 2004년 10월 1일]
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