• 한국통신학회논문지
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• 제31권1C호
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• pp.8-13
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• 2006

A new RS(Reed Solomon) Decoder design method, using Galois Subfield GF($2^4$) Multiplier, is described. The Decoder is designed using Normalized error position stored ROM. Here New Inverse Calculator in GF($2^8$) is designed, which is simpler and faster than the classical GF($2^8$) direct inverse calculator, using the Galois Subfield GF($2^4$) Arithmatic operator.

• 한국항행학회논문지
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• 제16권1호
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• pp.62-69
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• 2012

다중제어 Toffoli(multiple-control Toffoli, MCT) 게이트는 원시 게이트에 의존적인 양자 기술을 필요로 하는 매크로 레벨 다치(multiple-valued) 게이트이며, Galois Field sum-of-product(GFSOP)형 양자논리 함수의 합성에 사용되어 왔다. 가역 논리는 저전력 회로 설계를 위한 양자계산(quantum computing, QC)에서 매우 중요하다. 본 논문은 먼저 GF4 가역 승산기를 제안한 후 GF4 승산기 기반의 quaternary MCT 게이트 실현을 제안하였다. MCT 게이트 실현을 위한 비교에서 제안한 MCT 게이트가 다중제어 입력이 증가할수록 종전의 작은 MCT 게이트 합성 방법보다 원시 게이트 수와 게이트 지연을 상당량 줄일 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제9권8호
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• pp.1774-1779
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• 2005

본 논문에서는 그래프 이론에 기초를 둔 GFDD를 사용하여 디지털논리시스템을 구성하는 한가지 방법을 제안하였다. 제안한 방법은 먼저 유한체와 그래프 이론의 수학적 성질을 논의하였으며, 단일변수에 대한 동작영역과 함수영역간의 변환을 용이하게 하기 위한 변환행렬 $\psi$GF(P)(1)과 $\xi$GF(P)(1)을 논의하였다. 그리고 디지털스위칭함수를 구하기 위한 Reed-Muller 확장을 논의하였으며, 이를 다변수인 경우로 확장하기 위해 Kronecker Product를 논의하였다.

• 한국통신학회논문지
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• 제28권2A호
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• pp.80-85
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• 2003

본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.

• 한국통신학회논문지
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• 제40권9호
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• pp.1786-1792
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• 2015

랜덤 선형 네트워크 코딩(Random Linear Network Coding, RLNC)은 멀티캐스트의 신뢰성을 높이는 방법으로 널리 사용되고 있다. RLNC 구현에 있어서 효율적인 연산을 위해 Galois Field (GF)를 사용한다. 상용 컴퓨터에서의 연산을 고려하였을 때 GF($2^m$)의 크기 m이 32보다 작을 경우, 곱셈과 나눗셈에 대해 사전에 계산된 table을 사용하면 모든 사칙 연산이 m에 관계없이 상수 복잡도를 가진다. 이로부터 RLNC의 연산 복잡도는 m에 반비례하는 것을 보인다. 추가적으로, m이 커짐에 따라 발생하는 헤더 길이 증가, 메모리 사용량 증가 등의 추가적인 오버헤드를 고려하여 실용적인 GF의 크기를 선택한다. 이를 바탕으로 상용 컴퓨터에 RLNC를 구현하고 곱셈/나눗셈 연산 시에 사용되는 table의 종류와 한 번에 인코딩 되는 원본 패킷의 개수에 따른 성능을 실측한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권9호
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• pp.4788-4813
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• 2019

In this paper, we introduce concepts of optimal and near optimal secret data hiding schemes. We present a new digital image steganography approach based on the Galois field $GF(p^m)$ using graph and automata to design the data hiding scheme of the general form ($k,N,{\lfloor}{\log}_2p^{mn}{\rfloor}$) for binary, gray and palette images with the given assumptions, where k, m, n, N are positive integers and p is prime, show the sufficient conditions for the existence and prove the existence of some optimal and near optimal secret data hiding schemes. These results are derived from the concept of the maximal secret data ratio of embedded bits, the module approach and the fastest optimal parity assignment method proposed by Huy et al. in 2011 and 2013. An application of the schemes to the process of hiding a finite sequence of secret data in an image is also considered. Security analyses and experimental results confirm that our approach can create steganographic schemes which achieve high efficiency in embedding capacity, visual quality, speed as well as security, which are key properties of steganography.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.880-883
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• 2005

본 논문에서는 유한체 GF(P)상의 순차논리머시인구성 방법의 한가지를 제안하였다. 제안한 순차논리머시인구성 방법은 먼저 GF(P)상에서의 순차논리머시인의 수학적 성질을 논의하였으며, 순차논리머시인 구성을 위하여 기본의 3가지 회로소자를 사용하여 선형제환시프트레지스터와 이에 대한 행렬표현에 대해 논의하였다. 그리고, 제안한 방법을 제산연산처리에 적용하였다.

• 디지털산업정보학회논문지
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• 제18권1호
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• pp.1-9
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• 2022

Galois field arithmetic is important in error correcting codes and public-key cryptography schemes. Hardware realization of these schemes requires an efficient implementation of Galois field arithmetic operations. Multiplication is the main finite field operation and designing efficient multiplier can clearly affect the performance of compute-intensive applications. Diverse algorithms and hardware architectures are presented in the literature for hardware realization of Galois field multiplication to acquire a reduction in time and area. This paper presents a low complexity semi-systolic multiplier to facilitate parallel processing by partitioning Montgomery modular multiplication (MMM) into two independent and identical units and two-level systolic computation scheme. Analytical results indicate that the proposed multiplier achieves lower area-time (AT) complexity compared to related multipliers. Moreover, the proposed method has regularity, concurrency, and modularity, and thus is well suited for VLSI implementation. It can be applied as a core circuit for multiplication and division/exponentiation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.503-508
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• 2004

This paper proposes an efficient computation method for fixed and mixed polarity Reed -Muller function vector over Galois field GF(p). Function vectors of fixed polarity Heed Muller function with single variable can be generated by proposed method. The n-variable function vectors can be calculated by means of the Kronecker product of a single variable function vector corresponding to each variable. Thus, all fixed and mixed polarity Reed-Muller function vectors are calculated directly without using a polarity function vector table or polarity coefficient matrix.

• Journal of Communications and Networks
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• 제12권5호
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• pp.406-410
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• 2010

This paper presents an approach to the construction of non-binary quasi-cyclic (QC) low-density parity-check (LDPC) codes based on multiplicative groups over one Galois field GF(q) and Euclidean geometries over another Galois field GF($2^S$). Codes of this class are shown to be regular with girth $6{\leq}g{\leq}18$ and have low densities. Finally, simulation results show that the proposed codes perform very wel with the iterative decoding.