• Journal of electromagnetic engineering and science
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• 제17권3호
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• pp.138-146
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• 2017

A phase-locked dielectric resonator oscillator (PLDRO) is an essential component of millimeter-wave communication, in which phase noise is critical for satisfactory performance. The general structure of a PLDRO typically includes a dual loop of digital phase-locked loop (PLL) and analog PLL. A dual-loop PLDRO structure is generally used. The digital PLL generates an internal voltage controlled crystal oscillator (VCXO) frequency locked to an external reference frequency, and the analog PLL loop generates a DRO frequency locked to an internal VCXO frequency. A dual loop is used to ease the phase-locked frequency by using an internal VCXO. However, some of the output frequencies in each PLL structure worsen the phase noise because of the N divider ratio increase in the digital phase-locked loop integrated circuit. This study examines the design aspects of an interconnected PLL structure. In the proposed structure, the voltage tuning; which uses a varactor diode for the phase tracking of VCXO to match with the external reference) port of the VCXO in the digital PLL is controlled by one output port of the frequency divider in the analog PLL. We compare the proposed scheme with a typical PLDRO in terms of phase noise to show that the proposed structure has no performance degradation.

• 한국전자파학회논문지
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• 제29권10호
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• pp.773-782
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• 2018

FLL(Frequency-Locked-Loop: 주파수 잠금회로)은 주파수-검출기(frequency detector)를 사용하여 VCO의 위상잡음을 개선하는 부-궤환(negative feedback) 시스템이다. 본 논문은 FLL에 의한 VCO의 위상잡음의 이론적 분석을 새로이 제시하였다. 분석 결과, VCO의 위상잡음은 FLL 루프-대역폭 내에서는 주파수검출기와 루프-필터로 결정된 위상잡음을 좇아가며, 반면 루프-대역폭 밖에서는 VCO의 위상잡음이 그대로 나타나게 된다. 따라서 이론적 분석 결과를 바탕으로 VCO의 위상잡음을 최소화 하는 FLL을 설계할 수 있게 된다. 또한 실험을 통하여 이론적으로 분석된 위상잡음 결과는 검증하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1836-1840
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• 2003

This paper, we propose a new phase-locked loop (PLL) system with the controllable output phase, independent from the output frequency, and lock-up time. This PLL system has a dual control loop is described, the inner loop greatly improved VCO characteristic such as faster speed response as well as higher operation bandwidth, to minimize the effect of the VCO noise and the power supply variation and also get better linearity of VCO output. The main loop is the heart of this PLL which greatly improved the output frequency instability due to the external high frequency noise coupling to the input reference frequency also the main loop can control the output phase, independent from the output frequency, and reduce the lock-up time of the step frequency response. The experimental results confirm the validity of the proposed strategy.

• 한국정보전자통신기술학회논문지
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• 제13권2호
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• pp.123-128
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• 2020

본 논문에서는 주파수 변화 감지 회로 (FVSC : frequency variation sensing circuit)를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프를 제안하였다. 위상 고정 상태에서 전압제어발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터의 커패시터의 전하량을 조절하여 제안한 위상고정루프의 위상잡음과 지터 특성을 개선할 수 있다. 위상고정루프의 출력 주파수가 증가하면 주파수 변화 감지 회로가 루프 필터 커패시터 전하를 감소시킨다. 이는 루프필터 출력 전압을 하강하게 하여 위상고정루프 출력 주파수가 하강하게 된다. 추가된 부궤환 루프는 제안한 위상고정루프의 위상잡음 특성을 더욱 더 좋게 한다. 주파수 변화 감지 회로에 사용된 커패시터 크기는 영점을 결정하는 루프 필터 커패시터 크기와 비교하여도 아주 작은 크기이어서 칩 크기에 영향을 미치지 않는다. 제안된 저잡음 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 273fs 지터와 1.5㎲ 위상고정시간을 보여주었다.

• 한국음향학회지
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• 제41권2호
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• pp.166-173
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• 2022

본 논문에서는 수중 음향통신에서 데이터 복구를 위한 위상고정루프와 결합된 등화기의 성능을 분석하였다. 도플러 주파수가 존재하는 채널환경에서는 등화기 동작만으로는 데이터 복구가 어렵다. 도플러 주파수를 복구하기 위해 등화기는 위상고정루프를 결합하여 사용한다. 등화기와 위상고정루프는 각각 채널의 다중경로와 도플러 주파수를 보상하면서 맞물려 동작하게 된다. 또한, 고속 푸리에 변환을 통해 얻은 초기 주파수 오차를 보상하면, 위상고정루프와 결합된 등화기의 수렴속도를 향상시킬 수 있다. 성능 검증을 위해 호수실험과 해상실험을 진행하였다. 결과적으로, 도플러 주파수의 보상 유무와 상관없이 위상고정루프와 결합된 등화기는 프리엠블 구간에서 충분히 수렴하며, 랜덤 데이터 구간에서 비트오류는 발생하지 않았다. 그러나, 도플러 주파수의 보상을 통해 등화기의 수렴 속도를 2배 이상 증가시킬 수 있었다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3286-3292
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• 1996

An experimental results of optical requency locked loop with DFB semiconductor laser as VCO are presented. Using quadricorrelator as frequency difference detector and frequency off-set locking technique with 1GHz reference frequency, frequency locking range of 140MHz was achieved. This paper reports the design and realization details of the loop.

• Journal of information and communication convergence engineering
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• 제6권3호
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• pp.275-278
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• 2008

In this paper, I propose the full CMOS FLL(frequency locked loop) circuit. The proposed FLL circuit has a simple structure which contains a FVC(frequency-to-voltage converter), an operational amplifier and a VCO(voltage controlled oscillator). The operation of FLL circuit is based on frequency comparison by the two FVC circuit blocks. The locking time of FLL is short compared to PLL(phase locked loop) circuit because the output signal of FLL is synchronized only in frequency. The circuit is designed by 0.35${\mu}m$ process and simulation carried out with HSPICE. Simulation results are shown to illustrate the performance of the proposed FLL circuit.

• Journal of information and communication convergence engineering
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• 제2권2호
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• pp.102-105
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• 2004

A Quadrature phase detector for high-speed delay-locked loop is introduced. The proposed Quadrature phase detector is composed of two nor gates and it determines if the phase difference of two input clocks is 90 degrees or not. The delay locked loop circuit including the Quadrature phase detector is fabricated in a 0.18 um Standard CMOS process and it operates at 5 GHz frequency. The phase error of the delay-locked loop is maximum 2 degrees and the circuits are robust with voltage, temperature variations.

• 한국전자파학회논문지
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• 제28권7호
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• pp.540-549
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• 2017

논리회로로 구성된 위상주파수 검출기(Phase Frequency Detector: PFD)는 집적회로 구현의 용이성으로 인해 위상잠금회로(Phase Locked Loop: PLL)에 널리 사용되고 있다. 반면, 주파수 잠금회로(Frequency Locked Loop: FLL)는 PLL에서 기준발진기를 제거하고 공진기가 기준발진기 역할을 하는 구성이다. FLL 구성에는 주파수 검출기(Frequency Detector: FD)가 반드시 필요하며, 통상적으로 혼합기(mixer)로 구성된 주파수 검출기를 이용한 FLL을 구성하게 된다. 본 논문에서는 혼합기를 이용한 FD대신에, PFD의 범용성을 고려하여, 마이크로스트립으로 구성된 1.175 GHz 공진기와 PFD를 이용하여 FD를 구성하였다. 또한 설계된 FD를 이용 주파수 1.175 GHz에서 발진하는 FLL을 구성하였다. 혼합기(mixer)를 이용한 FD로 구성된 FLL과 비교결과 제안된 FLL은 FLL 대역 내에서 혼합기 FD를 이용한 FLL에 비하여 위상잡음 성능이 우수한 것을 확인하였다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.811-818
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• 2016

추가적인 부궤환 루프를 가지는 연속 미세 조절 위상 고정루프를 소개하였다. 위상고정루프가 위상이 고정되지 않았을 때 위상고정루프는 연속적인 밴드 선택 루프를 통하여 빠르게 위상을 고정시키는 특성을 가지고 있다. 위상고정루프가 고정 상태에 다다랐을 때 밴드 폭은 미세한 루프를 통해서 좁아진다. 추가적인 부궤환 루프는 안정성과 위상여유 성능을 향상시킨다. 0.18um CMOS 공정으로 제작한 위상고정루프의 결과 측정은 위상 잡음이 742.8MHz 캐리어 주파수로부터 2MHz 오프셋 주파수에서 -109.6dBc/Hz을 보여준다.