• ETRI Journal
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• 제34권6호
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• pp.827-837
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• 2012

We propose a flow admission control (FAC) for setting up a wire-speed connection for new flows based on their negotiated bandwidth. It also terminates a flow that does not have a packet transmitted within a certain period determined by the users. The FAC can be used to provide a reliable transmission of user datagram and transmission control protocol applications. If the period of flows can be set to a short time period, we can monitor active flows that carry a packet over networks during the flow period. Such powerful flow management can also be applied to security systems to detect a denial-of-service attack. We implement a network processor called a flow management network processor (FMNP), which is the second generation of the device that supports FAC. It has forty reduced instruction set computer core processors optimized for packet processing. It is fabricated in 65-nm CMOS technology and has a 40-Gbps process performance. We prove that a flow router equipped with an FMNP is better than legacy systems in terms of throughput and packet loss.

• Journal of Electrical Engineering and information Science
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• 제2권6호
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• pp.74-81
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• 1997

Xcent-Net is a new system network designed to support a clustered SMP called SPAX(Scalable Parallel Architecture based on Xbar) that is being developed by ETRI. It is a duplicated hierarchical crossbar network to provide the connections among 16 clusters of 128 nodes. Xcent-Net is designed as a packet switched, virtual cut-through routed, point-to-point network. Variable length packets contain up to 64 bytes of data. The packets are transmitted via full duplexed, 32-bit wide channels using source synchronous transmission technique. Its plesiochronous clocking scheme eliminates the global clock distribution problem. Two level priority-based round-robin scheme is adopted to resolve the traffic congestion. Clear-to-send mechanism is used as a packet level flow control scheme. Most of functions are built in Xcent router, which is implemented as an ASIC. This paper describes the architecture and the functional features of Xcent-Net and discusses its implementation.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.42-45
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• 2012

A network processor (NP) is an application-specific instruction-set processor for fast and efficient packet processing. There are many issues in compiler's code generation and optimization due to NP's hardware constraints and special hardware support. In this paper, we describe in detail how to resolve the issues. Our compiler was developed on LLVM 3.0 and the NP target was our in-house network processor which consists of 32 64-bit RISC processors and supports multi-context with special hardware structures. Our compiler incurs only 9.36% code size overhead over hand-written code while satisfying QoS, and the generated code was tested on a real packet processing hardware, called S20 for code verification and performance evaluation.

• 한국통신학회논문지
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• 제37B권9호
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• pp.814-821
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• 2012

본 논문에서는 하드웨어 기반의 플로우 수락 제어 알고리즘(FAC)을 이용하여 실시간 플로우 관리가 가능한 네트워크 프로세서인 옴니플로우 프로세서를 제안한다. 옴니플로우 프로세서는 플로우 연결 설정 및 해제를 실시간으로 처리하므로 플로우 업데이트 주기를 짧게 설정할 수 있고, 이 주기 내에 입력되지 않는 패킷들이 속하는 플로우의 연결을 해제함으로써 실제 유효한 플로우만을 효율적으로 관리할 수 있다. 그러므로 FAC를 통해 TCP 뿐만 아니라 UDP 응용서비스의 전송 신뢰성을 높힐 수 있다. 이 프로세서는 65nm CMOS 공정에 의해 총 2천5백만 게이트 용량의 칩으로 제작되었으며, 패킷 처리를 위한 32개의 RISC 코어를 이용하여 최대 동작 주파수가 555MHz 일 때 40Gb/s의 처리 성능을 갖는다.

• 한국멀티미디어학회논문지
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• 제6권3호
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• pp.488-495
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• 2003

멀티미디어 통신은 네트워크의 발달로 인하여 날로 그 응용분야가 발전되어 가고 있다. 일반 가정에서 사용되는 가전제품의 원격 제어에서부터 특수분야인 의료, 게임, 화상 회의와 화상채팅에 이르기까지 우리 생활의 전역에 사용되어지고 있다. 이러한 멀티미디어 통신의 필수적인 요건은 많은 양의 데이터를 고속으로 전송해야 한다는 것이다. 그러나 고속의 네트워크 환경에서 통신망의 전송률이 데이터를 처리하는 프로세서의 처리속도를 초과하는 경우 네트워크의 성능을 저하하는 병목현상이 각 노드에 발생하여 데이터 전송의 속도가 느려지고, 많은 양의 패킷 손실을 유발하는 주요 원인으로 지목되어져 왔다. 본 논문에서는 이러한 병목현상을 완화하기 위하여 클라이언트 프로세서의 처리능력을 감안, 수신능력을 예측하고 그에 따른 흐름제어방법을 제시하며 실제 구현을 통하여 성능을 평가하였다.

• 전기학회논문지
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• 제59권2호
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• pp.232-241
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• 2010

This paper describes the development of robust contingency analysis program for Korean Energy Management System. The important function of contingency analysis is to determine the bus/branch model for contingency, and to calculate the state of the power network based on the network model and topology output. In the proposed method, the bus/branch models for contingencies are determined exactly using a fast linked-list method based on the application common model database. To calculate the state of the power system included contingency, the full-decoupled powerflow approach, the partial powerflow method for contingencies and the proposed contingency screening algorithm are also used to contingency analysis. To verify the performance of the developed processor, we performed a file-based test using several structured input data and online test using the database which resides on memory. The results of these comprehensive tests showed that the developed processors can accurately calculate the power system contingency state from online data and can be applied to Korea Power Exchange system.

• 한국정보통신학회논문지
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• 제7권5호
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• pp.916-924
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• 2003

공정큐잉은 자원이 노드들 간에 공유되는 유선 및 무선 멀티미디어망에서 주요한 주제중의 하나이다. 대부분의 공정큐잉 알고리즘은 GPS 알고리즘에 근거하고 있으며 공정성을 강조하는 반면 망에서 멀티미디어를 서비스를 지원하기 위해서는 필수적인 제한된 지연시간 보장 측면은 간과하고 있다. 이 논문에서는 새로운 공정큐잉 방안인 지연 보장 공정큐잉 (DGFQ, Delay Guaranteed Fair Queueing)을 제안한다. 이 방식은 무선 패킷망에서 멀티미디어 서비스를 제공하기 위하여 각 flow 별 지연시간 요구에 맞추어 제한된 지연시간을 보장한다.

• 한국군사과학기술학회지
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• 제18권3호
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• pp.260-266
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• 2015

The warship is run based on the combat system which shares tactical information collected by target detection systems and navigation devices across a network, and conducts the command and control of weapons from target detection to kill assessment. The short-range air defense missile system defends a warship from anti-ship missiles, aircraft, helicopter and other threats in order to contribute to the survival of a warship and the success of missions. The short-range air defense missile system is applied to a various combat systems. In this paper, we have proposed the interface design between the short-range air defense missile and dissimilar combat systems. To employ the short-range air defense missile at dissimilar combat systems, each system is driven by independent processor, and the tasks which are performed by each system are assigned. The information created by them is exchanged through the interface, and the flow of messages is designed.

• 정보처리학회논문지C
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• 제12C권5호
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• pp.709-716
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• 2005

본 논문은 광가입자 망의 QoS(Quality of Service)에 관한 것으로 액세스 망의 구조를 설명하고, QoS 요구사항에 따른 가입자 및 서비스의 대역을 동시에 보장하기 위한 방안을 제시한다 먼저, 서비스뿐 만 아니라 가입자 대역을 동시에 보장할 수 있는 방안에 관한 연구로 2계층 분류 방식을 제안한다. 2계층 분류 방식은 서비스를 분류하는 서비스 분류 테이블과 가입자를 분류하는 가입자 분류 테이블의 구성을 통한 두 단계의 분류 방식으로 가입자 대역을 보장할 수 있다. 또한, 플로우의 손실율을 최소화하는 분류 테이블의 엔트리 수를 M/G/k/k의 큐잉모델로 도출한다. 그리고, 가입자들의 공평성을 보장하기 위해 가입자 단위의 가상 큐잉과 스케줄링을 통해 시스템이 목표로 하는 지연범위를 만족시키는 큐의 수를 도출하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권9호
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• pp.459-466
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• 2007

최근 Gbps 이상의 고속 네트워크 상에서 호스트 CPU에 많은 오버헤드를 발생시키는 TCP/IP의 문제점을 해결하기 위해 네트워크 어댑터 상에서 TCP/IP를 처리함으로써 호스트 CPU의 작업부하를 줄이는 TCP/IP Offload Engine(TOE) 기술이 연구되고 있다. TOE의 구현 방법에는 범용 임베디드 프로세서에서 소프트웨어로 TCP/IP를 처리하는 방법과 전용 ASIC에서 하드웨어로 TCP/IP를 처리하는 방법이 사용되어 왔으나 소프트웨어 구현은 통신의 성능이 떨어지고 하드웨어 구현은 유연성과 확장성이 떨어지는 문제점들을 가지고 있다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 하이브리드 TOE 구조를 제안한다. 하이브리드 TOE는 데이타 패킷의 생성과 처리와 같이 통신의 성능에 큰 영향을 끼치는 기능들을 하드웨어로 구현함으로써 하드웨어 기반 TOE 구현에 버금가는 성능을 제공하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 본 논문에서는 데이타 송수신의 성능을 높이기 위해 데이타 패킷의 생성 및 처리등을 지원하는 하드웨어 송수신 가속기를 설계 및 구현하였다. 실험 결과 송수신 가속기를 사용한 하이브리드 TOE는 약 $19{\mu}s$의 최소 지연시간을 보였다. 그리고 6% 이하의 CPU 점유율에서 약 675 Mbps에 달하는 대역폭을 보였다.