• 한국화재소방학회논문지
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• 제16권2호
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• pp.8-13
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• 2002

유도가열 기술은 담금질, 단조를 위한 예열, 용융 그리고 요리 등과 같은 산업 전반에 걸쳐서 아주 폭넓게 사용되는 기술이다. 본 논문에서는 IH-JAR의 효과적인 설계를 위하여 자계 및 열 해석을 하였다. IH-lAR의 내부자계는 3차원 축대칭 유한요소법을 사용하여 해석하였으며, 열원은 IH-JAR 내부에서 유도된 와전류에 의하여 발생되고, 열은 열원과 열방정식을 사용하여 계산되어진다. 또한, IH-JAR의 온도분포를 시간과 투자율에 따라 제시하였다.

• 한국컴퓨터정보학회논문지
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• 제13권2호
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• pp.193-201
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• 2008

P2P(Peer-to-Peer) 시스템에서의 네트워크 코딩 기법의 사용은 파일전송시간을 단축할 수 있는 등 여러 장점들이 존재한다. 네트워크 코딩 방식과 기존의 통신 방식과의 가장 큰 차이점은, 발신지와 목적지 노드에서만 수행하던 데이터의 부호화와 복호화가 네트워크 코딩 방식의 경우 중간경유 노드들에서도 수행된다는 것이다. 그러나 네트워크 코딩 기법은 소프트웨어적으로 어떻게 구현하느냐에 따라 그 장점이 상쇄될 수 있는 많은 요소들은 존재한다. 먼저, 네트워크 코딩에서의 연산은 유한필드에서 정의되기 때문에 연산을 구현할 때 일반 연산명령을 이용할 수 없고 유한필드 연산 알고리즘을 필요로 하고 알고리즘의 선택이 시스템 전제적인 성능에 큰 영향을 준다. 또한, 필드의 크기 등 시스템의 성능에 큰 영향을 미치는 다른 요소들이 존재한다. 본 논문에서는 위와 같은 요소들이 네트워크 코딩의 성능에 미치는 영향을 살펴본다. 보다 구체적으로는 실험을 통해 이러한 요소들이 각각 2-5배정도의 성능 차이를 줄 수 있다는 사실을 보여주고 따라서 이러한 성능 분석을 토대로 네트워크 코딩을 이용한 시스템의 설계 시에는 가능한 한 큰 필드 크기를 선택하는 등 각 요소별로 시스템 성능의 최대화를 이룰 수 있는 선택을 할 것을 제안한다.

• 한국멀티미디어학회논문지
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• 제20권2호
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• pp.289-297
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• 2017

When implementing a hardware elliptic curve cryptosystem (ECC) module, the efficient design of Modular Inverse (MI) algorithm is especially important since it requires much more computation than other finite field operations in ECC. Among the MI algorithms, binary Right-Shift modular inverse (RS) algorithm has good performance when implemented in hardware, but Montgomery Modular Inverse (MMI) algorithm is not considered in [1, 2]. Since MMI has a similar structure to that of RS, we show that the area-improvement idea that is applied to RS is applicable to MMI, and that we can improve the speed of MMI. We designed area- and speed-improved MMI variants as hardware modules and analyzed their performance.

• 한국정보통신학회논문지
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• 제16권1호
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• pp.143-152
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• 2012

본 논문은 스칼라 곱셈, Menezes-Vanstone 타원곡선 암호 및 복호 알고리즘, 점-덧셈, 점-2배 연산, 유한체상 곱셈, 나눗셈 등의 7가지 동작을 수행하는 GF($2^{191}$) 타원곡선 암호프로세서를 하드웨어로 설계하였다. 단순 전력 분석에 대비하기 위해 타원곡선 암호프로세서는 주된 반복 동작이 키 값에 무관하게 동일한 연산 동작으로 구성되는 몽고메리 스칼라 곱셈 기법을 사용하며, GF($2^m$)의 유한체에서 각각 1, (m/8), (m-1)개의 고정된 사이클에 완료되는 GF-ALU, GF-MUL, GF-DIV 연산장치가 병렬적으로 수행되는 동작 특성을 갖는다. 설계된 프로세서는 0.35um CMOS 공정에서 약 68,000개의 게이트로 구성되며, 시뮬레이션을 통한 최악 지연시간은 7.8 ns로 약 125 MHz의 동작속도를 갖는다. 설계된 프로세서는 320 kps의 암호율, 640 kbps을 복호율 갖고 7개의 유한체 연산을 지원하므로 다양한 암호와 통신 분야에 적용할 수 있다.

• ETRI Journal
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• 제39권4호
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• pp.570-581
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• 2017

Multiplication in finite fields is used in many applications, especially in cryptography. It is a basic and the most computationally intensive operation from among all such operations. Several systolic multipliers are proposed in the literature that offer low hardware complexity or high speed. In this paper, a bit-parallel polynomial basis systolic multiplier for generic irreducible polynomials is proposed based on a modified interleaved multiplication method. The hardware complexity and delay of the proposed multiplier are estimated, and a comparison with the corresponding multipliers available in the literature is presented. Of the corresponding multipliers, the proposed multiplier achieves a reduction in the hardware complexity of up to 20% when compared to the best multiplier for m = 163. The synthesis results of application-specific integrated circuit and field-programmable gate array implementations of the proposed multiplier are also presented. From the synthesis results, it is inferred that the proposed multiplier achieves low power consumption and low area complexitywhen compared to the best of the corresponding multipliers.

• 대한전자공학회논문지
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• 제23권4호
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• pp.460-465
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• 1986

In this paper, a method for constructing of the sequential multiple-valued logic circuits over Galois field GF(px) is proposed. First, we derive the Talyor series over Galois field and the unique matrices which accords with the number of the element over the finite field, and we constdruct sequential multiple-valued logic circuits using these matrices. Computational procedure for traditional polynomial expansion can be reduced by using this method. Also, single and multi-input circuits can be easily implemented.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 춘계학술대회 논문집 초전도 자성체
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• pp.79-82
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• 2002

Induction heating is widely used in today's industry, in operations such as metal hardening, preheating for forging operations, melting or cooking. In this paper, it was presented the magneto-thermal analysis of an induction heating jar(IH-JAR) with the material value of the stainless and the aluminum for efficient design. The magnetic field intensity inside the axisymmetric shaped cooker was analyzed using three-dimensional axisymmetric finite element method(FEM) and the effectual heat source was obtained by ohmic losses from eddy currents induced in the jar. The heat was calculated using the heat source and heating equation. Also, it was represented the temperature characteristics of the IH-JAR according to time and relative permeability in stainless parts and in aluminum parts.

• 한국컴퓨터정보학회논문지
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• 제28권2호
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• pp.69-75
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• 2023

유한체 산술 연산은 현대 암호학(cryptography)과 오류 정정 부호(error correction codes) 등 다양한 응용에서 중요한 역할을 한다. 본 논문에서는 유한체상에서 몽고메리 곱셈 알고리즘을 사용한 효율적인 유한체 곱셈 알고리즘을 제안한다. 기존의 곱셈기들에서는 AND와 XOR 게이트를 사용하여 구현되었는데, 시간 및 공간 복잡도를 줄이기 위해서 NAND와 NOR 게이트를 사용하는 알고리즘을 제안하였다. 게다가 제안한 알고리즘을 기초로 적은 공간과 낮은 지연시간을 갖는 효율적인 세미-시스톨릭(semi-systolic) 유한체 곱셈기를 제안한다. 제안한 곱셈기는 기존의 곱셈기에 비해 낮은 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 유한체 곱셈기는 공간-시간 복잡도면에서 Chiou 등, Huang 등 및 Kim-Jeon의 곱셈기에 비해 약 71%, 66%, 33%가 감소되었다. 따라서 제안한 곱셈기는 VLSI 구현에 적합하며, 다양한 응용의 기본 구성 요소로 쉽게 적용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.670-673
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• 2008

C 프로그램을 사용하여 증명된 최적화된 알고리즘과 수식은 검증을 위해 Verilog와 같은 hardware description language를 통하여 다시 한번 분석하여 하드웨어 구현에 적합하도록 수정하여 최적화하여야 한다. 그 이유는 C 언어의 sequential한 특성이 하드웨어를 직접 구현 하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 IP는 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera Excalibur FPGA에 매핑되어 실제 칩 프로토타입 IP로 구현한다. 구현된 유한체 연산 IP들은 실제적인 암호 시스템으로 구현되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.425-437
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• 2017

For efficient hardware (HW) implementation of elliptic curve cryptography (ECC), various sub-modules for the underlying finite field operations should be implemented efficiently. Among these sub-modules, modular inversion (MI) requires the most computation; therefore, its performance might be a dominant factor of the overall performance of an ECC module. To determine the most efficient MI algorithm for an HW ECC module, we implement various classes of MI algorithms and analyze their performance. In contrast to the common belief in previous research, our results show that the right-shift binary inversion (RS) algorithm performs well when implemented in hardware. In addition, we present optimization methods to reduce the area overhead and improve the speed of the RS algorithm. By applying these methods, we propose a new RS-variant that is both fast and compact. The proposed MI module is more than twice as fast as the other two classes of MI: shifting Euclidean (SE) and left-shift binary inversion (LS) algorithms. It consumes only 15% more area and even 5% less area than SE and LS, respectively. Finally, we show that how our new method can be applied to optimize an HW ECC module.