• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.212-226
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• 2014

This paper presents the design and implementation of a pipelined architecture and a method for real-time human detection using depth image from a Time-of-Flight (ToF) camera. In the proposed method, we use Euclidean Distance Transform (EDT) in order to extract human body location, and we then use the 1D, 2D scanning window in order to extract human joint location. The EDT-based human extraction method is robust against noise. In addition, the 1D, 2D scanning window helps extracting human joint locations easily from a distance image. The proposed method is designed using Verilog HDL (Hardware Description Language) as the dedicated hardware architecture based on pipeline architecture. We implement the dedicated hardware architecture on a Xilinx Virtex6 LX750 Field Programmable Gate Arrays (FPGA). The FPGA implementation can run 80 MHz of maximum operating frequency and show over 60fps of processing performance in the QVGA ($320{\times}240$) resolution depth image.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.84-92
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• 2002

최근의 FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재1차는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.

• ETRI Journal
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• 제42권2호
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• pp.205-216
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• 2020

An arbiter physical unclonable function (APUF) has exponential challenge-response pairs and is easy to implement on field-programmable gate arrays (FPGAs). However, modeling attacks based on machine learning have become a serious threat to APUFs. Although the modeling-attack resistance of an MA-APUF has been improved considerably by architecture modifications, the response generation method of an MA-APUF results in low uniqueness. In this study, we demonstrate three design problems regarding the low uniqueness that APUF-based strong PUFs may exhibit, and we present several foundational principles to improve the uniqueness of APUF-based strong PUFs. In particular, an improved MA-APUF design is implemented in an FPGA and evaluated using a well-established experimental setup. Two types of evaluation metrics are used for evaluation and comparison. Furthermore, evolution strategies, logistic regression, and K-junta functions are used to evaluate the security of our design. The experiment results reveal that the uniqueness of our improved MA-APUF is 81.29% (compared with that of the MA-APUF, 13.12%), and the prediction rate is approximately 56% (compared with that of the MA-APUF (60%-80%).

• 전력전자학회논문지
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• 제15권4호
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• pp.288-295
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• 2010

멀티레벨 인버터는 대용량 전력변환 분야의 요구를 만족하면서 파형왜곡을 감소시켜 전력품질 향상시킬 수 있으므로 근래에 상당히 주목받고 있다. 그런데 전압레벨이 증가함에 따라 복잡한 PWM 알고리즘을 구현하는데 FPGA가 적합하다. 본 논문에서는 FPGA로 5-레벨 다이오드 클램핑형 멀티레벨 인버터의 PWM 신호발생 기법을 제시한다. 유도전동기 제어용 DSP와 FPGA사이에 3상 기준전압 값을 안정되게 전송하는 기법을 제시한다. 32-비트 DSP와 cyclone-III FPGA를 사용한 실험 및 시뮬레이션을 통하여 반송신호 발생 방법으로 PWM 신호를 발생시키는 기법의 타당성을 검증한다.

• 한국통신학회논문지
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• 제18권11호
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• pp.1655-1662
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• 1993

본 논문에서는 병렬적으로 CRC(Cyclic Redundancy Check)를 검증할 수 있는 세가지의 알고리즘-Direct, Successive, and Recursive-를 연구하였다. CRC 검증에 필요한 각 알고리즘의 신드롬은 CRC생성에 사용된 생성다항식으로부터 미리 계산된 보조 신드롬들을 조합함으로써 구해진다. 위 세가지 알고리즘은 구현에 필요한 하드웨어의 양과 전송지연에 따른 동작속도 관점에서 비교되었다. 한편 본 논문의 알고리즘들은 CRC 계산에 관여하는 데이터 바이트 수의 함수형태로 표련될 수 있으므로 이해를 돕기 위해 ATM셀 경계식별 알고리즘을 예로 들어 설명하였다. 세가지 알고리즘 중 가장 구현이 간단한 Recursive 방법을 이용하여 STM-1급 전송에 적합한 ATM셀 경계식별 알고리즘을 계발하고 이를 상용 FPGA로 실제 구현하였다.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.564-571
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• 1996

본 논문에서는 새로운 ASIC 구조로 최근에 관심을 모으고 있는 TLU형 FPGA를 위한 순차회로 기술 매핑에 관한 것이다. 본 고에서 제안하는 TLU형 FPGA를 위한 순차회로 기술 매핑방법은 먼저 6개 또는 7개의입력을가지는 조합 및 순차 노드에대해서 전처리 기를 사용하여 한 출력 CLB에매핑하고, 매핑안된나머지 중 순차회로합병 조건에 만족 하는 6개 혹은 7개 입력 변수를 갖는 노드부터 CLB에 매핑한다. 본 고에서 제안한 순차 회로 기술 매핑 방법이 간단하면서 만족스런 수행 시간과 결과를 얻었다. 여러개의 벤치마크 화로를 sis-pga(map_together 및 map_scparate)순차회로 합성 시스템과 비교 하였으며, 실험결과는 본 시스템이 sis-pga 보다 17% 이상 성능이 좋다는 결과를 보여 주고 있다.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2923-2930
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• 1997

본 논문에서는 최근에 관심을 모으고 있는Table Look- Up형의 FPGA를 위한 다출력 함수로직 합성 알고리즘에 대해 기술한다. 본 고에서 제안하는 TLU형 FPGA를 위한 다출력 함수 로직 합성 방법은 기능적 분해 방법을 사용하였으며, 이 방법을 이용한 2가지의 새로운 알고리즘을 설명한다. 첫번째는 한 출력에 적용한 Rofh-Karp 알고리즘을 다출력에 웅용할 수 있도록 확장하였으며, 두 번째는 분해과정에서 공통 분해 함수를 찾는 효과적 인 알고리즘을 제안한다. 기술 매핑의 최적화 대상은 CLB 개수를 고려했으며, 벤치마크 테스트를 통한 일반적인 회로에 적용성 검증, 기존 알고리즘과의 성능 비교 및 개선에 대해 연구하였다. 논리 설계 합성기 구성 과정에서 새로운 알고리즘을 구현하여 실험한 결과를 기존의 다출력 함수 분해 방법과 비교하면 CLB 의 개수, 네트 수 등 성능과 수행 시간에서 매우 만족할 만한 결과를 얻었다．

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권9호
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• pp.3266-3285
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• 2014

With limited computing and storage resources, many network applications of encryption algorithms require low power devices and fast computing components. CHESS-64 is designed by employing simple key scheduling and Data-Dependent operations (DDO) as main cryptographic components. Hardware performance for Field Programmable Gate Arrays (FPGA) and for Application Specific Integrated Circuits (ASIC) proves that CHESS-64 is a very flexible and powerful new cipher. In this paper, the security of CHESS-64 block cipher under related-key differential cryptanalysis is studied. Based on the differential properties of DDOs, we construct two types of related-key differential characteristics with one-bit difference in the master key. To recover 74 bits key, two key recovery algorithms are proposed based on the two types of related-key differential characteristics, and the corresponding data complexity is about $2^{42.9}$ chosen-plaintexts, computing complexity is about $2^{42.9}$ CHESS-64 encryptions, storage complexity is about $2^{26.6}$ bits of storage resources. To break the cipher, an exhaustive attack is implemented to recover the rest 54 bits key. These works demonstrate an effective and general way to attack DDO-based ciphers.

• 시스템엔지니어링학술지
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• 제17권1호
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• pp.21-34
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• 2021

The use of Field-Programmable Gate Arrays (FPGAs) in the development of safety-related Human-Machine Interface (HMI) systems has gained much momentum in nuclear applications. Recently, one of the application areas for the Advanced Power Reactor 1400 (APR1400) is in the development of the advanced Component Interface Module (CIM) of the Engineered Safety Features Actuation System (ESFAS). Using systems engineering approach, we have developed a new FPGA-based advanced CIM software. The first step of our software development process involves the Preliminary Hazard Analysis (PHA) based on the previous CIM design. In this paper, we describe the qualitative approach used in performing the preliminary hazard analysis. The paper presents the methodology for applying a modified Hazard and Operability (HAZOP) procedure for the conduct of PHA which resulted in a qualitative risk-ranking scheme that informed the decisions for the safety criteria in the requirements specification phase. The qualitative approach provided the justification for design changes during the advanced CIM software development process.

• 시스템엔지니어링학술지
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• 제17권2호
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• pp.49-60
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• 2021

The Core Protection Calculator System (CPCS) is vital for plant safety as it ensures the required Specified Acceptance Fuel Design Limit (SAFDL) are not exceeded. The CPCS generates trip signals when Departure from Nucleate Boiling Ratio (DNBR) and Local Power Density (LPD) exceeds their predetermined setpoints. These setpoints are established based on the operating margin from the analysis that produces the SAFDL values. The goal of this research is to create a simplified CPCS that optimizes operating margin for I-SMRs. Because the I-SMR is compact in design, instrumentation placement is a challenge, as it is with Ex-core detectors and RCP instrumentation. The proposed CPCS addresses the issue of power flux measurement with In-Core Instrumentation (ICI), while flow measurement is handled with differential pressure transmitters between Steam Generators (SG). Simplification of CPCS is based on a Look-Up-Table (LUT) for determining the CEA groups' position. However, simplification brings approximations that result in a loss of operational margin, which necessitates compensation. Appropriate compensation is performed based on the result of analysis. FPGAs (Field Programmable Gate Arrays) are presented as a way to compensate for the inadequacies of current systems by providing faster execution speeds and a lower Common Cause Failure rate (CCF).