• 한국전기전자재료학회논문지
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• 제22권1호
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• pp.7-11
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• 2009

In this study, p-channel silicon-oxide-nitride-oxide-silicon(SONOS) transistors are fabricated and characterized as an unit cell for NAND flash memory. The SONOS transistors are fabricated by $0.13{\mu}m$ low power standard logic process technology. The thicknesses of gate insulators are 2.0 nm for the tunnel oxide, 1.4 nm for the nitride layer, and 4.9 nm for the blocking oxide. The fabricated SONOS transistors show low programming voltage and fast erase speed. However, the retention and endurance of the devices show poor characteristics.

• 한국컴퓨터정보학회논문지
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• 제20권11호
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• pp.1-8
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• 2015

Flash memory has advantages in that it is fast access speed, low-power, and low-price. Therefore, they are widely used in electronics industry sectors. However, the flash memory has weak points, which are the limited number of erase operations and non-in-place update problem. To overcome the limited number of erase operations, many wear leveling techniques are studied. They use many tables storing information such as erase count of blocks, hot and cold block indicators, reference count of pages, and so on. These tables occupy some space of main memory for the wear leveling techniques. Accordingly, they are not appropriate for low-power devices limited main memory. In order to resolve it, a wear leveling technique using bit array and Bit Set Threshold (BST) for flash memory. The proposing technique reduces the used space of main memory using a bit array table, which saves the history of block erase operations. To enhance accuracy of cold block information, we use BST, which is calculated by using the number of invalid pages of the blocks in a one-to-many mode, where one bit is related to many blocks. The performance results illustrate that the proposed wear leveling technique improve life time of flash memory to about 6%, compared with previous wear leveling techniques using a bit array table in our experiment.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.604-607
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• 2008

본 연구에서는 NAND 플래시메모리를 위한 기본 셀로서 p채널 SONOS (silicon-oxide-nitride-oxide-silicon) 트랜지스터를 제작하고 이것의 메모리특성을 조사하였다. SONOS 트랜지스터의 제작은 $0.13{\mu}m$ low power용 standard logic 공정기술을 사용하였다. 게이트 절연막의 두께는 터널 산화막 $20{\AA}$, 질화막 $14{\AA}$, 그리고 블로킹산화막의 두께는 $49{\AA}$이다. 제작된 SONOS 트랜지스터는 낮은 쓰기/지우기 전압, 빠른 지우기 속도, 그리고 비교적 우수한 기억유지특성과 endurance 특성을 나타내었다.

• Transactions on Electrical and Electronic Materials
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• 제14권5호
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• pp.250-253
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• 2013

In this paper, we fabricated 3D pillar type silicon-oxide-nitride-oxide-silicon (SONOS) devices for high density flash applications. To solve the limitation between erase speed and data retention of the conventional SONOS devices, bandgap-engineered (BE) tunneling oxide of oxide-nitride-oxide configuration is integrated with the 3D structure. In addition, the tunneling oxide is modulated by another method of $N_2$ ion implantation ($N_2$ I/I). The measured data shows that the BE-SONOS device has better electrical characteristics, such as a lower threshold voltage ($V_{\tau}$) of 0.13 V, and a higher $g_{m.max}$ of 18.6 ${\mu}A/V$ and mobility of 27.02 $cm^2/Vs$ than the conventional and $N_2$ I/I SONOS devices. Memory characteristics show that the modulated tunneling oxide devices have fast erase speed. Among the devices, the BE-SONOS device has faster program/erase (P/E) speed, and more stable endurance characteristics, than conventional and $N_2$ I/I devices. From the flicker noise analysis, however, the BE-SONOS device seems to have more interface traps between the tunneling oxide and silicon substrate, which should be considered in designing the process conditions. Finally, 3D structures, such as the pillar type BE-SONOS device, are more suitable for next generation memory devices than other modulated tunneling oxide devices.

• 한국정보과학회논문지:시스템및이론
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• 제33권9호
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• pp.634-641
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• 2006

플래시 메모리는 비휘발성이며 빠른 I/O 처리 속도와 같은 많은 장점들이 있으나, in-placeupdate가 불가능하고 읽기/쓰기/지우기 작업의 속도가 다르다는 단점을 지니고 있다. 버퍼 캐시를 통해 플래시 메모리 기반 저장장치의 성능을 향상시키기 위해서는 수행 속도가 느림은 물론 지우기 작업의 수행 횟수에 직접적인 영향을 끼치는 쓰기 작업의 횟수를 줄이는 알고리즘이 필요하다. 본 논문에서는 기존의 LRU 버퍼교체 정책에 not-cold-dirty-page에 대한 교체를 지연하는 알고리즘을 적용한 새로운 버퍼교체 정책(LRU-Dirty Page Later-Cold Detection, 이하 LRU-DPL-CD)을 제시하고 성능을 분석한다. 트레이스 기반 시뮬레이션 실험에서 LRU-DPL-CD는 버퍼 적중률의 큰 감소 없이 쓰기 작업과 지우기 작업의 횟수를 감소시켰으며, 그 결과 전체 플래시 메모리의 I/O 수행속도가 증가하는 결과를 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 춘계학술대회 논문집
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• pp.75-78
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• 1998

The SONOSFET Shows low operation voltage, high cell density, anti good endurance due to modified Fowler-Nordheim tunneling as memory charge injection method. In this paper, therefore, the NOR-type Flash EEPROM composed of SONOSFET, which has fast lead operation speed and Random Access characteristics, is proposed. An 8${\times}$8 bit NOR-type SONOSFET Flash EEPROM had been designed and its electrical characteristics were verified. Read/Write/Erase operations of it were verified with the spice parameters of SONOSFETs which had Oxide-Nitride-Oxide thickness of 65${\AA}$-165${\AA}$-35${\AA}$ and that of scaled down as 33${\AA}$-53${\AA}$-22${\AA}$, respectively. When the memory window of the scaled-down SONOSFET with 8V operation was similar to that of the SONOSFET with 13V operation, the Read operation delay times of the scaled-down SONOSFET were 25.4ns at erase state and 32.6ns at program state, respectively, and those of the SONOSFET were 23.5ns at erase state and 28.2ns at program state, respectively.

• 한국정보과학회논문지:시스템및이론
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• 제36권5호
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• pp.422-428
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• 2009

플래시 메모리는 부피가 작고, 가볍고, 소비전력이 낮으며 입출력이 빨라 최근 소형기기의 저장 장치로 널리 사용이 되고 있다. 그러나 플래시 메모리는 지움 연산을 수반하는 가비지 컬렉션을 수행해야 한다. 지움 연산은 속도가 느리고, 각 블록마다 지움 연산 횟수가 제한이 있다. 따라서 본 논문에서는 지움 연산 횟수와 각 블록의 지움 횟수 편차를 줄이는데 초점을 맞춘 균등화 정책을 제안한다. 따라서 플래시 메모리의 페이지 사용률에 기반을 둔 두 가지 가비지 컬렉션 수행 모드를 정의하고 그리고 각 모드에 대해 다른 지움 비용을 계산하여 전체 지움 연산 횟수와 각 블록의 지움 횟수 편차를 최소화하는 가비지 컬렉션 기법을 제안한다. 추가로 가비지 컬렉션 연산 시간을 최소화하기 위해 그룹 관리 기법을 제안해 보다 빠른 수행 시간을 가질 수 있도록 한다. 실험 결과 제안하는 정책은 기존의 Greedy 와 CAT 기법의 장점들을 동시에 나타내었고, 지움 횟수 편차를 평균 85% 감소 시켰고 가비지 컬렉션 수행 시간을 최대 6% 단축 시켰다

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권9호
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• pp.617-625
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• 2009

NAND 플래시 메모리는 부피가 작고, 가볍고, 소비전력이 낮으며 입출력이 빠르고 집적도가 높아 최근 임베디드 기기들에 널리 사용되고 있다. 그러나 NAND 플래시 메모리는 지움 연산을 수반하는 가비지 컬렉션 연산을 수행해야 한다. 게다가 지움 연산은 속도가 느리고, 각 블록마다 지움 연산 횟수가 제한이 있다. 따라서 제안하는 가비지 컬렉션 기법은 전체 지움 연산 횟수와 각 블록의 지움 횟수 편차를 감소시키고, 가비지 컬렉션 수행 시간을 최소화하는데 초점을 맞춘다. NAND 플래시 메모리는 유효 페이지, 무효 페이지, 빈 페이지로 구성되어 있다. 제안하는 기법은 페이지들의 비율을 이용해 가비지 컬렉션의 수행 시기를 결정하고 대상 블록을 선택한다. 그리고 할당 기법과 그룹 관리기법을 추가적으로 구현하였다. 실험 결과 제안한 정책은 기존의 Greedy나 CAT 기법에 비해 전체 지움 횟수를 최소화 하면서, 최대 82% 지움 횟수 편차를 감소시켰고, 최대 75%의 가비지 컬렉션 수행 시간을 단축시켰다.

• Journal of Information Technology Applications and Management
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• 제11권2호
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• pp.29-43
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• 2004

As the development of an information technique, gradually, mobile device is going to be miniaturized and operates at high speed. By such the requirements, the devices using a flash memory as a storage media are increasing. The flash memory consumes low power, is a small size, and has a fast access time like the main memory. But the flash memory must erase for recording and the erase cycle is limited. JFFS is a representative filesystem which reflects the characteristics of the flash memory. JFFS to be consisted of LSF structure, writes new data to the flash memory in sequential, which is not related to a file size. Mounting a filesystem or an error recovery is achieved through the sequential approach. Therefore, the mounting delay time is happened according to the file system size. This paper proposes a MJFFS to use a multi-checkpoint information to manage a mass flash file system efficiently. A MJFFS, which improves JFFS, divides a flash memory into the block for suitable to the block device, and stores file information of a checkpoint structure at fixed interval. Therefore mounting and error recovery processing reduce efficiently a number of filesystem access by collecting a smaller checkpoint information than capacity of actual files. A MJFFS will be suitable to a mobile device owing to accomplish fast mounting and error recovery using advantage of log foundation filesystem and overcoming defect of JFFS.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.15-18
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• 2003

Flash memory becomes more important for its fast access speed, low-power, shock resistance and nonvolatile storage. But its native restrictions that have limited 1ifetime, inability of update in place, different size unit of read/write and erase operations need to managed by FTL(Flash Translation Layer). FTL has to control the wear-leveling, address mapping, bad block management of flash memory. In this paper, we focuses on the fast access to address mapping table and proposed the way of faster valid page search in the flash memory using the VPLT(Valid Page Lookup Table). This method is expected to decrease the frequency of access of flash memory that have an significant effect on performance of read and block-transfer operations. For the validations, we implemented the FTL based on Windows CE platform and obtained an improved result.