• 대한전자공학회논문지SP
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• 제46권3호
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• pp.37-43
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• 2009

차세대 정지영상 압축방식인 JPEG2000은 DWT와 EBCOT로 구성 되어 있다. EBCOT는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 EBCOT 설계에 새로운 알고리즘을 적용하여 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하였다. BAC(Binary Arimethic Coder)에는 4단계 pipeline을 적용하였다. 설계된 EBCOT은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.

• 전자공학회논문지
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• 제50권6호
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• pp.138-144
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• 2013

XRF 시스템에서 디지털 방식으로 펄스를 합성하는 기술은 현재 다양하게 발전 되면서 기존의 아날로그 방식을 대신하고 있다. XRF 시스템에서는 펄스의 높이를 분석하기 위해 주로 trapezoidal 필터를 사용한다. 본 논문에서는 trapezoidal 필터의 하드웨어 구현을 위한 효율적인 구조를 제안한다. 또한 측정 오차가 기존 알고리즘에 의한 오차의 절반으로 감소되면서 효율적인 하드웨어 구현이 가능한 최대값 검출 알고리즘을 제안한다. 제안한 알고리즘은 하드웨어 언어인 Verilog HDL로 설계하고 FPGA로 구현하였으며 테스트보드를 제작하여 성능을 검증하였다.

• Journal of Power Electronics
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• 제18권5호
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• pp.1523-1535
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• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.401-403
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• 2015

128비트 블록암호 알고리듬 LEA(Lightweight Encryption Algorithm)의 효율적인 하드웨어 설계에 대해 기술한다. 저전력, 저면적 구현을 위해 라운드블록과 키 스케줄러의 암호화와 복호화 연산의 하드웨어 자원이 공유되도록 설계하였다. 키 스케줄러 레지스터의 구조를 개선하여 키 스케줄링에 소요되는 클록 사이클 수를 감소시켰으며, 이를 통해 암호화/복호화 성능을 향상시켰다. 설계된 LEA 프로세서는 FPGA 합성결과, 2,364 슬라이스로 구현되었으며, 113 MHz로 동작하여 128/192/256비트 마스터키 길이에 대해 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국항공우주학회지
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• 제48권10호
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• pp.831-835
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• 2020

HLS는 C/C++ 언어로 기술된 소스 코드로부터 자동으로 HDL 코드를 생성하므로 타이밍이나 제어가 간단하고 하드웨어 구조를 쉽게 변경할 수 있어 FPGA 시스템 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 Xilinx사의 Vivado HLS를 이용하여 텔레메트리 표준 106-17 LDPC 부호기를 설계할 때 간단한 코드 수정으로 목적에 맞는 구조 변경의 용이함을 보이고 Spartan-7 xc7s100 디바이스를 타겟으로 합성하여 throughput과 하드웨어 복잡도 등의 결과를 비교하였다.

• 전자공학회논문지T
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• 제35T권1호
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• pp.59-66
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• 1998

본 논문은 에러 정정 코드로서 가장 많이 사용하는 RS(Reed-Solomom)코드를 이용한 고속 복호기 설계에 관한 논문이며 VHDL을 사용하여 실행을 하였으며, 이 RS 복호기는 시간 영역 대신 변환 영역에서 설계하였다. 변환 복호기는 구조의 단순성 때문에 VLSI칩 설계가 용이하며, 모든 설계에 대하여 systolic 배열을 적용하기 쉬운 파이프라인 아키텍춰를 사용하였다. 변환 RS 복호기는 고속 데이타 전송율을 갖는 복호기에 적합하여 FPGA 기술로 합성 한 후 복호율은 43MByte/s 보다 더 크고 범위는 1853 LCs(Logic Cell)을 갖는다. 파이프라인을 갖는 다른 아키텍춰와 비교하여 볼 때 이러한 결과는 다른 기술과 비교하여 우수한 기술이며, 에러 정정 능력과 파이프라인 성능은 컴퓨터 시뮬레이션을 통하여 검증하였다.

• 한국컴퓨터정보학회논문지
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• 제23권1호
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• pp.33-39
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• 2018

In this paper, We studied the possibility of SoC(System On Chip) design using infrared image processing IP(Intellectual Property). And, we studied NUC(Non Uniformity Correction), BPR(Bad Pixel Recovery), and CEM(Contrast Enhancement) processing, the infrared image processing algorithm implemented by IP. We showed the logic and timing diagram implemented through the hardware block designed based on each algorithm. Each algorithm was coded as RTL(Register Transfer Level) using Verilog HDL(Hardware Description Language), ALTERA QUARTUS synthesis, and programed in FPGA(Field Programmable Gated Array). In addition, we have verified that the image data is processed at each algorithm without any problems by integrating the infrared image processing algorithm. Particularly, using the directly manufactured electronic board, Processor, SRAM, and FLASH are interconnected and tested and the verification result is presented so that the SoC type can be realized later. The infrared image processing IP proposed and verified in this study is expected to be of high value in the future SoC semiconductor fabrication. In addition, we have laid the basis for future application in the camera SoC industry.

• International Journal of Computer Science & Network Security
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• 제22권9호
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• pp.414-426
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• 2022

Elliptic Curve Cryptography (ECC) is one of the finest cryptographic technique of recent time due to its lower key length and satisfactory performance with different hardware structures. In this paper, a High Throughput Multiplier architecture is introduced for Elliptic Cryptographic applications based on concurrent computations. With the aid of the concurrent computing approach, the High Throughput Concurrent Computation (HTCC) technology that was just presented improves the processing speed as well as the overall efficiency of the point-multiplier architecture. Here, first and second distinct group operation of point multiplier are combined together and synthesised concurrently. The synthesis of proposed HTCC technique is performed in Xilinx Virtex - 5 and Xilinx Virtex - 7 of Field-programmable gate array (FPGA) family. In terms of slices, flip flops, time delay, maximum frequency, and efficiency, the advantages of the proposed HTCC point multiplier architecture are outlined, and a comparison of these advantages with those of existing state-of-the-art point multiplier approaches is provided over GF(2¹⁶³), GF(2²³³) and GF(2²⁸³). The efficiency using proposed HTCC technique is enhanced by 30.22% and 75.31% for Xilinx Virtex-5 and by 25.13% and 47.75% for Xilinx Virtex-7 in comparison according to the LC design as well as the LL design, in their respective fashions. The experimental results for Virtex - 5 and Virtex - 7 over GF(2²³³) and GF(2²⁸³)are also very satisfactory.

• 인터넷정보학회논문지
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• 제24권5호
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• pp.37-50
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• 2023

일반적으로 정밀하고 안정적인 주파수 합성 방법으로 PLL이나 DDS가 주로 사용된다. 안정적인 동작을 위하여 FPGA를 사용하여 PWM 주파수 발생 알고리즘을 설계하고 구현하였다. 이는 목표한 주파수의 8,192배의 주파수를 만든 후 D 플립플롭을 13회 진행하여 1Hz 단위의 정밀도로 다수의 주파수를 발생시킬 수 있도록 하는 알고리즘이며 고안된 알고리즘을 이용하여 열차의 정위치 정차용 버싱 시스템에 적용한 제품을 개발하여 기존 운영시스템과 교체 시험을 하여 주파수 발생의 정확도 측면에서 성능의 우수함을 확인하였다.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.17-24
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• 2005

본 논문에서는 Blind 채널 등화를 위한 error feedback 필터를 갖는 Decision Feedback Equalizer(DFE) 구조의 등화기를 설계하였다. 제안하는 등화기는 Least Mean Square(LMS) 알고리즘과 Multi-Modulus Agorithm(MMA)을 이용하였으며 64/256 QAM을 위해 설계되었다. 기존의 MMA 등화기는 두개의 transversal 필터를 이용하거나 feedforward와 feedback 필터를 이용하는 반면에 제안하는 등화기는 feedforward와 feedback 그리고 error feedback 필터를 사용하여 채널 적응 성능을 향상시켰으며 탭 수를 감소시켰다. 제안하는 구조는 $SPW^{TM}$ 툴을 이용 시뮬레이션을 수행하여 성능을 개선시킬 수 있었다. 그리고 VHDL을 이용해 시뮬레이션을 수행하였으며 논리 합성은 0.25um 셀 라이브러리를 이용하였다. 설계한 등화기는 약 19만 게이트 수와 15MHz의 동작속도를 보였다 또한 FPGA 칩을 내장한 이뮬레이션 보드를 사용하여 성능 검증을 수행하였다.