• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 추계학술대회 논문집 학회본부
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• pp.402-404
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• 1997

The synthesis of the 3D images is the most important part of the virtual reality. The ray tracing is the best method for reality in the 3D graphics. But the ray tracing requires long computation time for the synthesis of the 3D images. So, we implements the ray tracing with software and hardware. Specially we designs the hit-test unit with FPGA tool for the ray-tracing.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권4호
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• pp.372-381
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• 2001

본 논문에서는 대한민국 표준 128비트 블록 암호알고리즘인 SEED를 하나의 FPGA에 사상될 수 있도록 설계한다. 이를 위해 VHDL을 이용하여 설계하고 회로는 라운드키 생성부, F함수부, G함수부, 라운드 처리부, 제어부, I/O부로 구성한다. 본 논문에서 SEED는 FPGA를 대상으로 설계하나 ASIC이나 코어(core)를 사용하는 설계 등에 응용될 수 있도록 구현대상을 정하지 않고(technology independent) 범용적으로 설계한다. SEED구조상 많은 하드웨어 자원을 필요로 하는 점 때문에 구현 시 자원제한에 의한 문제점을 최소화하기 위해 F함수부와 라운드 키 생성부에서 사용되는 G 함수를 각각 1개씩 구현하고 이를 순차적으로 사용함으로써 게이트 수를 최소화하여 부가적인 하드웨어 없이 모든 SEED알고리즘이 하나의 FPGA 내에 구현되도록 한다. SEED는 Altera FLEX10K100에서 구현할 경우 FPGA 사용률이 약 80%이고 최대 28Mhz clock에서 동작하여 14.9Mbps로 암호화를 수행할 수 있다. 설계된 SEED는 공정기술과 무관하고 공정기술의 변경에 따른 부가 하드웨어가 전혀 필요 없이 하나의 FPGA로 설계되었다. 따라서 SEED의 구현이나 이를 사용하는 시스템 제작 등에 쉽게 응용할 수 있으리라 사료된다.

• 정보처리학회논문지C
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• 제8C권1호
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• pp.32-40
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• 2001

본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.50-57
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• 2000

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. FPGA는 현장에서 직접 제작이 가능하고 제작 시간이 짧으며 제작 비용이 저렴하므로 초기 prototype 시스템의 제작에 자주 사용되고 있으나, ASIC 칩에 비해 지연시간이 크고 집적도가 떨어지는 단점이 있다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기준 알고리듬에 비해 지연시간이 평균 19.1% 감소된 회로를 생성함을 보였다.

• 한국통신학회논문지
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• 제28권12C호
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• pp.1182-1191
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• 2003

본 논문에서는 H.264의 정수 변환 모듈, 양자화 모듈, 역양자화 모듈, 정수 역변환 모듈에 대한 하드웨어 구조를 제안한다. 새로운 동영상 압축기술인 H.264의 전체 구성 중에서 핵심 부분인 동영상 데이터의 영역 변환 및 양자화 기능들을 하드웨어로 설계할 수 있도록 알고리즘을 기술하고, 저전력 설계를 위하여 하드웨어 사이즈를 최소화하도록 구조를 정하였다. 구현된 전체 모듈들은 PCI 인터페이스를 통한 Altera APEX-II FPGA 구성과 삼성 STD130 0.18um CMOS Cell Library를 이용하여 각각 합성하고 검증하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현하였을 경우 최대 동작 주파수가 100MHz이며, QCIF의 사이즈 기준으로 초당 최대 1295 프레임의 계산을 수행할 수 있으며, 이는 하드웨어 기반의 H.264 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.

• Nuclear Engineering and Technology
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• 제48권4호
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• pp.1047-1057
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• 2016

Design engineering process for field programmable gate array (FPGA)-based reactor trip functions are developed in this work. The process discussed in this work is based on the systems engineering approach. The overall design process is effectively implemented by combining with design and implementation processes. It transforms its overall development process from traditional V-model to Y-model. This approach gives the benefit of concurrent engineering of design work with software implementation. As a result, it reduces development time and effort. The design engineering process consisted of five activities, which are performed and discussed: needs/systems analysis; requirement analysis; functional analysis; design synthesis; and design verification and validation. Those activities are used to develop FPGA-based reactor bistable trip functions that trigger reactor trip when the process input value exceeds the setpoint. To implement design synthesis effectively, a model-based design technique is implied. The finite-state machine with data path structural modeling technique together with very high speed integrated circuit hardware description language and the Aldec Active-HDL tool are used to design, model, and verify the reactor bistable trip functions for nuclear power plants.

• 한국통신학회논문지
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• 제28권11A호
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• pp.936-944
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• 2003

본 논문에서는 FPGA (Field Programmable Gate Array)에 사용될 수 있는 AND/XOR기반의 기술적인 매핑 기법이 제안되었다. FPGA에서는 프로그램 블록들의 숫자가 정해져 있기 때문에 적절한 수의 입력을 가진 블록으로 회로를 나눌 수 있으면 효과적인 구현이 가능하다. Davio Expansion에 기반한 제안된 기법은 Davio Expansion 자체가 AND/XOR의 성질을 가지고 있기 때문에 XOR를 많이 포함하고 있는 에러 검출/수정, 데이터 암호/해독, 산술 회로 등을 구현하기 매우 용이하다. 본 논문에서는 제안된 기법을 이용할 때 구현되는 면적뿐만 아니라 속도도 현저히 저하될 수 있음을 MCNC 벤치마크를 이용하여 증명하였다. 면적이 줄어듦을 보이기 위하여 CLB (Configurable Logic Block) 숫자와 총 게이트 숫자가 이용되었다. CLB 숫자는 67.6 % (속도로 최적화 된 결과)와 57.7 % (면적으로 최적화 된 결과) 만큼 감소되었고 총 게이트 숫자는 65.5 %만금 감소되었다. 속도관련 결과를 확인하기 위해 사용된 최대 Path Delay는 현재 사용되고 있는 방법들에 비해 56.7 %만큼 감소되었고 최대 Net Delay는 80.5% 만큼 감소되었다.

• 한국멀티미디어학회논문지
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• 제16권4호
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• pp.483-492
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• 2013

SURF는 영상의 특징점을 추출하고 서술자를 생성하는 알고리즘으로 객체인식 및 추적, 파노라마 이미지 생성 등 여러 영상처리 시스템에 응용되고 있다. SURF 알고리즘은 영상의 크기, 회전, 시점 등의 변화에 강인한 특징을 갖지만 복잡하고 반복적인 연산이 많아 실시간 처리가 어렵다. 실제 PC(Pentium, 3.3GHz) 환경에서 1000개 정도의 특징점이 추출되는 VGA($640{\times}480$) 해상도의 영상을 이용하여 실험한 결과 특징점 추출 및 서술자 생성에 총 240ms 이상이 걸려 약 4frame/sec로 실시간 처리가 불가능한 것을 확인하였다. 본 논문에서는 SURF 알고리즘의 메모리 접근 패턴을 분석하여 라인 메모리를 효율적으로 구성해 메모리 사용을 최소화하고 반복적으로 수행되는 연산을 병렬처리 하는 방법으로 하드웨어를 설계하였다. 하드웨어 설계 검증 결과 Xilinx사의 Virtex5LX330 FPGA를 타겟으로 합성 시 101,348LUTs(66%)와 1,367KB의 내부 메모리를 사용하고, 100MHz 동작 클록에서 30 frame/sec로 실시간 처리가 가능함을 볼 수 있었다.

• 한국항행학회논문지
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• 제15권2호
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• pp.298-306
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• 2011

본 논문은 팩시밀리를 위한 이진 영상 압축 표준인 JBIG2의 주요 구성모듈의 하나인 심벌 ID 코드 길이 부호화를 위한 런코드 부호기 IP를 하드웨어로 설계구현에 관한 것이다. VHDL코드 생성 및 하드웨어 합성을 위해서 ImpulseC Codeveloper와 Xilinx ISE/EDK 프로그램을 사용하였다. 합성된 하드웨어는 Xilinx사의 ML410 개발보드의 Virtex-4 FX60 FPGA에 다운로드하여 성능평가를 수행하였다. 합성된 하드웨어가 FPGA에서 차지하는 면적은 전체 slice의 13%를 차지하였다. 동작 검증을 위해 Active HDL 툴을 이용하여 각 IP에 대한 파형 검증을 수행한 결과 정상 동작함을 확인함으로써 하드웨어로의 구현에 적합성을 확인하였다. 아울러 ML410 개발보드 상에서 Microblaze CPU를 이용해 소프트웨어로만 수행한 경우와 동작 속도를 비교 한 결과, 구현된 하드웨어는 40배 이상의 빠른 처리 속도를 나타내었다. 구현된 하드웨어와 연동된 소프트웨어 모듈로 표준 CCITT문서를 압축한 결과 정상적으로 동작함을 확인하였다.

• 한국정보통신학회논문지
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• 제15권12호
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• pp.2632-2640
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• 2011

본 논문은 다수의 프로세싱 유닛의 데이터 처리할 수 있는 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 마스터들의 요구 신호를 받아 순서에 맞추어서 데이터 충돌 없이 메모리에 전송하는 역할을 한다. 구현된 메모리 제어기는 마스터 인터페이스, 마스터 중재기, 메모리 인터페이스, 메모리 가속기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였다.