• Proceedings of the IEEK Conference
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• 2002.07c
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• pp.1551-1554
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• 2002

In this paper, the hardware implementation of the RSA public-key cryptographic algorithm is presented. The RSA cryptographic algorithm is depends on the computation of repeated modular exponentials. The Montgomery algorithm is used and modified to reduce hardware resources and to achieve reasonable operating speed for smart card. An efficient architecture for modular multiplications based on the array multiplier is proposed. We have implemented a 10240it RSA cryptographic processor based on proposed scheme in IESA system developed for smart card emulating system. As a result, it is shown that proposed architecture contributes to small area and reasonable speed for smart cards.

• Proceedings of the IEEK Conference
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• 2006.06a
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• pp.629-630
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• 2006

This paper presented a hardware implementation of ARIA, which is Korean standard block ciphering algorithm. In this work, we proposed a improved architecture based on pipeline structure and confirmed that the design operates in a clock frequency of 101.7MHz and in throughput of 957Mbps in Xilinx FPGA XCV-1600E.

• Proceedings of the IEEK Conference
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• 2003.11c
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• pp.382-385
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• 2003

Introduction of digital broadcasting service does not only mean the change of information transmission method but also the change of total broadcasting system. In past day, Television was only received one-sided information from broadcasting station, but digital broadcasting means that digital television becomes the most important means of information transmission by the introduction of new programming, lots of channels, data service, multi communication. In the age of the digital broadcasting, the recording and replay medium's interest is getting higher. The medium is able to record more than 24 hours' digital broadcasting programs without additional tapes. In this paper the recording and replay device using HDD was implemented and device driver based on linux was programmed. It has Intel PXA250 processor and hard disk is used as storage equipment. And transport Stream is saved on hard disk through PXA250's data bus. FIFO is added to solve the different saving speed and FPGA is also added to display the saved data.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.05a
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• pp.188-190
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• 2017

투영(projective) 좌표계를 이용한 스칼라 곱셈(scalar multiplication) 연산을 지원하는 224-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 소수체 GF(p)상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원하며, 연산량과 하드웨어 자원소모가 큰 나눗셈 연산을 제거함으로써 하드웨어 복잡도를 감소시켰다. 수정된 Montgomery ladder 알고리듬을 이용하여 스칼라 곱셈 연산을 제어하였으며, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 2,615,201 클록 사이클이 소요된다. 설계된 ECC-P224 프로세서는 Xilinx ISim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 7,078 슬라이스로 구현되었으며, 최대 79 MHz에서 동작하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.157-159
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• 2016

3가지 마스터키 길이 128/192/256 비트를 지원하는 파이프라인 LEA(Lightweight Encryption Algorithm) 크립토 프로세서를 설계하였다. 높은 처리율을 얻기 위해 16개의 라운드 스테이지가 파이프라인 방식으로 동작하며, 각 라운드 스테이지는 128비트 데이터패스를 갖도록 설계하였다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx ISE로 합성한 결과, 최대 동작주파수 122MHz로 동작하여 7.8Gbps의 성능을 갖는 것으로 평가되었다.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.534-535
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• 2013

본 논문은 당사에서 개발한 5Mvar급 STATCOM(static synchronous compensator)의 제어 시스템에 대해 기술한다. 제작된 5Mvar급 STATCOM은 한 상당 12대의 HBI(H-Bridge Inverter)로 구성이 가능하도록 25-Level로 제작되었다. 제안된 제어시스템은 DSP(digital signal processor)를 이용하였으며, 하나의 Main Controller와 다수의 Cell Controller, FPGA 보드 등으로 구성되어 있다. Controller 간의 상호 정보를 교환하기 위해 eCAN 통신을 이용하였고, HBI의 스위칭을 위한 보드는 각각에 연결되어 있으며, Cell Controller보드와는 절연을 위해 광신호로 연결하였다. 본 논문에서는 개발한 제어시스템의 신뢰성을 검증하기 위한 실험을 진행하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.730-732
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• 2005

최근 이미지 압축, 워터마킹 또는 스케일러블 비디오 코딩 분야에서 DCT와 DWT 연산을 선택적으로 사용하거나, 혼합하여 사용하는 경우가 늘어나고 있다. 이러한 두개의 연산을 사용하는 방법은 소프트웨어적인 프로그램을 사용하거나 하드웨어를 따로 구현하여 사용하였다. 본 연구에서는 하나의 모듈로 두개의 연산을 수행할 수 있는 재구성 하드웨어를 제안한다. 또한 DCT와 DWT연산에 있어서, 가장 많은 연산을 수행하는 부분은 계수(Coefficient)값과 입력 값의 내적 연산(Inner Product)을 수행하는 것인데, 이 내적연산을 하는데 있어서 곱셈기를 사용하지 않는 분산연산을 사용함으로써 연산의 복잡도를 줄이고, 하드웨어의 속도를 빠르게 하였다. 실험 환경은 Altera FPGA를 사용한 Excalibur_ARM (EPXA10F1020Cl) 보드를 이용하여 구현하였으며, 동작속도는 47.85MHz이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.247-249
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• 2017

NIST에서 표준으로 정의된 P-192, P-224, P-256, P-384 타원곡선 상의 스칼라 곱셈(scalar multiplication) 연산을 지원하는 Scalable 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 투영(projective) 좌표계를 이용하여 하드웨어 자원 소모가 큰 나눗셈 연산을 제거하였으며, GF(p) 상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원한다. 워드 기반 몽고메리 곱셈기를 이용하여 다양한 크기의 필드(field)에서 고정된 하드웨어 자원을 통하여 곱셈 연산을 수행하도록 하였으며, 필드의 크기에 따라 연산 사이클이 증가하거나 감소한다. 설계된 Scalable ECC 프로세서는 Verilog HDL로 모델링 되었으며, Modelsim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 5,376-비트 RAM과 970 슬라이스로 구현되었으며, 최대 55 MHz의 동작 주파수를 갖는다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.250-252
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• 2017

블록암호 국제표준 AES(Advanced Encryption Standard), 국내표준 ARIA(Academy, Research Institute, Agency) 및 국제표준 해시함수 Whirlpool을 통합 하드웨어로 구현하였다. ARIA 블록암호와 Whirlpool 해시함수는 AES와 유사한 구조를 가지며, 본 논문에서는 저면적 구현을 위해서 하드웨어 자원을 공유하여 설계하였다. Verilog-HDL로 설계된 ARIA-AES-Whirlpool 통합 보안 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였고, $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 20 MHz의 동작 주파수에서 71,872 GE로 구현되었다.

• Proceedings of the KIEE Conference
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• 2003.11c
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• pp.959-961
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• 2003

In this paper, we describe implemented DMAC (Direct Memory Access Controller) architecture on Altera's $Excalibur^{TM}$ that includes industry-standard $ARM922T^{TM}$ 32-bit RISC processor core operating at 200 MHz. We implemented DMAC based on AMBA (Advanced Micro-controller Bus Architecture) AHB (Advanced Micro-performance Bus) interface. Implemented DMAC has 8-channel and can extend supportable channel count according to user application. We used round-robin method for priority selection. Implemented DMAC supports data transfer between Memory-to-Memory, Memory-to-Peripheral and Peripheral-to-Memory. The max transfer count is 1024 per a time and it can support byte, half-word and word transfer according to AHB protocol (HSIZE signals). We implemented with VHDL and functional verification using $ModelSim^{TM}$. Then, we synthesized using $LeonardoSpectrum^{TM}$ with Altera $Excalibur^{TM}$ library. We did FPGA P&R and targeting using $Quartus^{TM}$. We can use implemented DMAC module at any system that needs high speed and broad bandwidth data transfers.