• 방송공학회논문지
• /
• 제19권5호
• /
• pp.616-626
• /
• 2014

본 논문에서는 FPGA와 GPU를 이용한 실시간 스테레오 다시점 변환 시스템을 소개한다. 해당 시스템은 이종의 연산장치를 이용하며 그에 따라 크게 두 부분으로 나뉜다. 첫 번째 부분은 변이 추출 부분으로서 실시간 계산을 위해 FPGA기반으로 구현되었다. 기본적으로 DP(Dynamic programming) 기반의 스테레오 정합 방법을 통해 초기 변이 영상이 계산되며, 후처리를 통해 개선된다. 개선된 변이 영상은 USB3.0과 PCI-express를 통해 GPU 장치로 전송된다. 스테레오 입력 영상이 GPU장치로도 전송되면, 변이 영상의 변이 값을 이용하여 중간 시점에서의 영상을 합성한다. 생성된 시점 영상들은 무안경 다시점 3차원 디스플레이의 특성에 맞게 하나의 영상으로 화소 또는 부분화소 단위로 재배치되는 시점 다중화 과정을 거쳐 최종적으로 4K 무안경 다시점 디스플레이에 실시간으로 재생된다. 스테레오 정합을 제외한 나머지 연산은 모두 GPU에서 병렬처리된다

• 전기전자학회논문지
• /
• 제22권1호
• /
• pp.87-92
• /
• 2018

보통의 CPU 처럼 명령어 기반으로 정규표현식 패턴 매칭을 수행하는 정규표현식 프로세서가 최근에 연구되었다. 이들 중 REMPc만이 문자 클래스 처리를 위한 기능을 제공한다. 본 논문에서는 정규표현식에서 사용 빈도가 높은 문자 클래스들에 대해서 명령어의 오퍼랜드 필드에 비트맵 방식으로 나타내고, 하드 배선 방식으로 이 문자 클래스에 대한 매칭을 수행하여 효율적인 문자클래스 매칭을 수행하는 구조를 제안한다. 제안한 방법을 사용하면 Snort 규칙의 문자 클래스에 대해서 대부분의 문자 클래스를 명령어의 한 오퍼런드 또는 한 명령어로 나타낼 수 있다. 이처럼 REMPc에 비해서 적은 수의 명령어를 사용하므로 효율적인 문자 클래스 매칭을 할 수 있다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
• /
• pp.777-780
• /
• 2003

We have tried to create a vision system like human eye for a long time. We have obtained some distinguished results through many studies. Stereo vision is the most similar to human eye among those. This is the process of recreating 3-D spatial information from a pair of 2-D images. In this paper, we have designed a stereo matching algorithm based on systolic array architecture using edges and pixel data. This is more advanced vision system that improves some problems of previous stereo vision systems. This decreases noise and improves matching rate using edges and pixel data and also improves processing speed using high integration one chip FPGA and compact modules. We can apply this to robot vision and automatic control vehicles and artificial satellites.

• IEIE Transactions on Smart Processing and Computing
• /
• 제4권4호
• /
• pp.237-250
• /
• 2015

This paper describes a hardware-oriented algorithm and its conceptual implementation in a real-time speed limit traffic sign detection system on an automotive-oriented field-programmable gate array (FPGA). It solves the training and color dependence problems found in other research, which saw reduced recognition accuracy under unlearned conditions when color has changed. The algorithm is applicable to various platforms, such as color or grayscale cameras, high-resolution (4K) or low-resolution (VGA) cameras, and high-end or low-end FPGAs. It is also robust under various conditions, such as daytime, night time, and on rainy nights, and is adaptable to various countries' speed limit traffic sign systems. The speed limit traffic sign candidates on each grayscale video frame are detected through two simple computational stages using global luminosity and local pixel direction. Pipeline implementation using results-sharing on overlap, application of a RAM-based shift register, and optimization of scan window sizes results in a small but high-performance implementation. The proposed system matches the processing speed requirement for a 60 fps system. The speed limit traffic sign recognition system achieves better than 98% accuracy in detection and recognition, even under difficult conditions such as rainy nights, and is implementable on the low-end, low-cost Xilinx Zynq automotive Z7020 FPGA.

• 전기학회논문지
• /
• 제58권12호
• /
• pp.2484-2491
• /
• 2009

This paper proposes robust state feedback control of asynchronous sequential machines with model uncertainty. The considered asynchronous machine is deterministic, but its state transition function is partially known before executing a control process. The main objective is to derive the existence condition for a corrective controller for which the behavior of the closed-loop system can match a prescribed model in spite of uncertain transitions. The proposed control scheme also has learning ability. The controller perceives true state transitions as it undergoes corrective actions and reflects the learned knowledge in the next step. An adaptation is made such that the controller can have the minimum number of state transitions to realize a model matching procedure. To demonstrate control construction and execution, a VHDL and FPGA implementation of the proposed control scheme is presented.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 하계종합학술대회 논문집(4)
• /
• pp.287-290
• /
• 2002

The block matching algorithm motion estimation is a soft-core for hardwired motion estimation block in MPEG-2, H.261 encoder. This motion estimation has been tested and verified to be valid for implementation of FPGA. Efficiency performance of the synthesized motion estimation was up to 89%, and the average PSNR between the original image and the motion-compensated image is 38dB.

• 전자공학회논문지
• /
• 제51권2호
• /
• pp.102-113
• /
• 2014

본 논문은 두 대의 카메라로 찍은 영상을 이용하여 사물의 3D 정보를 계산하는 스테레오 매칭(Stereo Matching) 기법의 전처리 과정에 관한 연구이다. 본 논문에서는 카메라 내부의 왜곡 및 두 카메라간의 정렬 문제로 인해 생긴 영상의 수직시차(vertical parallax)를 제거하기 위한 실시간 편위교정(Rectification) 하드웨어 설계 구조를 제안한다. 이를 위한 사전 단계로 J.Y Bouguet이 설계한 Matlab 툴박스를 이용해 영상의 보정 매개변수(calibration parameter)를 구한 후 Heikkila 와 Silven의 알고리즘을 기반으로 하여 편위교정 하드웨어를 설계하였다. 이때 결과 이미지의 정밀도를 높이기 위하여 Xilinx의 Core 생성기를 이용해 부동소수점 연산기를 생성하여 사용하였으며, 이를 통하여 룩업 테이블(Look-Up Table) 등을 사용하여 설계된 타 편위교정 하드웨어에 비해 높은 정밀도를 가지면서도 실시간으로 작동하는 편위교정 하드웨어를 설계할 수 있음을 확인하였다.

• 한국정보통신학회논문지
• /
• 제10권4호
• /
• pp.629-637
• /
• 2006

최근 입력 큐 방식의 ATM 스위치에 관한 연구는 가장 활발한 연구 분야 중의 하나이다. 입력 큐 방식의 스케줄러에 관한 연구에서도 많은 발전이 이루어져 왔으며, 상업적으로 응용되고 있다. 스케줄링 알고리즘은 쓰루풋을 향상시키고, QoS를 만족하면서, 공평하게 서비스를 제공하는 특성을 가져야 한다. 본 논문에서는 입력 큐 방식의 ATM 스위치 패브릭을 효과적이고, 빠르게 중재 할 수 있는 스케줄링 알고리즘의 구현에 관해 연구하였다. 제안한 스케줄러는 랜덤 트래픽에서 100%에 수렴하는 스케줄링 성능을 제공하고 있다. 제안한 알고리즘은 4회의 반복 매칭을 통해서 N 포트 VOQ 스위치의 중재를 완료할 수 있다. 또한 제안한 알고리즘은 가장 널리 사용되는 iSLIP 알고리즘과 비교하였을 경우 1/2의 면적만을 사용하고 구현이 용이한 장점을 가지고 있다. 4회의 반복 매칭을 수행할 경우에는 iSLIP 알고리즘보다 더 우수한 성능을 보여주었다. 제안한 스케줄링 알고리즘은 FPGA로 구현되었으며, 보드 레벨에서 검증되었다.

• Journal of Platform Technology
• /
• 제6권4호
• /
• pp.26-33
• /
• 2018

In this paper, we propose an image retrieval algorithm for real-time processing and design it as hardware. The proposed method is based on the classification of BoWs(Bag of Words) algorithm and proposes an image search algorithm using bit stream. K-fold cross validation is used for the verification of the algorithm. Data is classified into seven classes, each class has seven images and a total of 49 images are tested. The test has two kinds of accuracy measurement and speed measurement. The accuracy of the image classification was 86.2% for the BoWs algorithm and 83.7% the proposed hardware-accelerated software implementation algorithm, and the BoWs algorithm was 2.5% higher. The image retrieval processing speed of BoWs is 7.89s and our algorithm is 1.55s. Our algorithm is 5.09 times faster than BoWs algorithm. The algorithm is largely divided into software and hardware parts. In the software structure, C-language is used. The Scale Invariant Feature Transform algorithm is used to extract feature points that are invariant to size and rotation from the image. Bit streams are generated from the extracted feature point. In the hardware architecture, the proposed image retrieval algorithm is written in Verilog HDL and designed and verified by FPGA and Design Compiler. The generated bit streams are stored, the clustering step is performed, and a searcher image databases or an input image databases are generated and matched. Using the proposed algorithm, we can improve convenience and satisfaction of the user in terms of speed if we search using database matching method which represents each object.

• 한국통신학회논문지
• /
• 제40권12호
• /
• pp.2469-2475
• /
• 2015

다양한 웹 서비스들은 서비스의 제공을 위해서 구조화된 표준문서인 XML(eXtensible Markup Language)을 널리 사용하고 있으며, 모바일 환경에서의 전자문서 및 전자서명 그리고 메일시스템에서도 XML이 사용되고 있다. XML을 사용하기 위해서는 문서의 파싱이 요구되며, 이는 XML 처리에서 가장 계산 집중적 작업이다. 따라서, XML 파싱 성능을 높이기 위해 하드웨어 기반의 파서들이 제안되어 성능 향상에 초점을 맞추고 있지만 실제 파싱 기법들에 대한 연구는 거의 이루어지지 않았다. 본 논문에서는 파서의 종류와 상관없이 사용될 수 있는 고성능 XML 파싱 기법을 제안하고 FPGA를 이용하여 파서를 설계하여 검증하였다. 제안된 파싱 기법은 상태머신 대신에 엘리먼트 분석기들을 사용하며 다중바이트 단위 엘리먼트 매칭을 수행한다. 제안된 파싱 기법은 CPB 항목에서 약 2~4배의 소비 클록을 감소시켰으며 파싱 이전에 전처리작업을 요구하지 않는다. 다른 파서들과 비교하여 제안된 파서는 약 1.33~1.82배 속도를 향상시켰다. 따라서, 제안된 파싱 기법은 실시간 XML 파싱이 가능하며 일반적인 XML 파서들에서도 적용할 수 있는 적합한 구조를 갖는다.