• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.575-580
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• 2003

In this paper, we develop a control hardware such as an FPGA based general purpose controller with a DSP board to solve nonlinear control problems. PID control algorithms are implemented in an FPGA and neural network control algorithms are implemented in a DSP board. PID controllers implemented on an FPGA was designed by using VHDL to achieve high performance and flexibility. By using high capacity of an FPGA, the additional hardware such as an encoder counter and a PWM generator, can be implemented in a single FPGA device. As a result, the noise and power dissipation problems can be minimized and the cost effectiveness can be achieved. In order to show the performance of the developed controller, it was tested for controlling nonlinear systems such as an inverted pendulum.

• 제어로봇시스템학회논문지
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• 제10권10호
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• pp.922-929
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• 2004

In this paper, we develop control hardware such as an FPGA based general purposed intelligent controller with a DSP board to solve nonlinear system control problems. PID control algorithms are implemented in an FPGA and neural network control algorithms are implemented in a BSP board. An FPGA was programmed with VHDL to achieve high performance and flexibility. The additional hardware such as an encoder counter and a PWM generator can be implemented in a single FPGA device. As a result, the noise and power dissipation problems can be minimized and the cost effectiveness can be achieved. To show the performance of the developed controller, it was tested fur nonlinear systems such as a robot hand and an inverted pendulum.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.675-676
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• 2012

본 논문에서는 신호측정 장치를 FPGA를 기반으로 설계한 후 이를 시스템으로 구현하였다. 설계에 사용한 FPGA는 Altera사의 Cyclone II이고, 총 1,700개(40%)의 LE(logic element)를 사용하였다. 설계한 회로는 6-bit 입력에서 24,576-bit의 메모리를 사용하며, 최대 140MHz의 동작주파수에서 안정적으로 구동하였다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.20-27
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• 2008

본 논문에서는 비선형 패턴 분류를 위해 FPGA 칩에 신경회로망을 구현하였다. 병렬처리 연산을 위해 순방향 신경회로망이 구현 되었다. 신경망의 학습을 off-line으로 한 다음에 가중치 값들을 저장하여 사용한다. 예로서, AND와 XOR 논리의 패턴 구분이 수행된다. 실험결과를 통해 FPGA에 구현된 신경회로망이 잘 작동하는 것을 검증하였다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2004년도 춘계학술발표대회논문집
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• pp.405-408
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• 2004

본 논문에서는 FPGA와 마이크로프로세서를 이용하여 One Board화된 무선 콘트롤러 시스템의 기저대역부를 설계 하였다. 송신부에서는 컴퓨터와 연결된 마이크로프로세서부에서 컴퓨터를 통해 입력된 데이터를 병렬로 FPGA부로 전송하여 PN_code를 이용한 대역확산 거쳐 전송하고, 수신부에서는 대역역확산를 사용하여 데이터를 다시 수신측 마이크로프로세서를 통해 확인하였다. FPGA 설계는 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundation3.1을 사용하였으며, FPGA configuration을 위한 타이밍 시뮬레이션을 수행하였고. Xilinx사의 SPARTAN2 2S100PQ208칩에 downloading 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 확인 하였다. 또한 데이터의 입출력을 CPU부를 통해 컴퓨터에서 모니터링 할 수 있도록 설계하였다.

• 반도체공학회 논문지
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• 제1권1호
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• pp.1-8
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• 2023

본 논문에서는 High-Level Synthesis(HLS)을 이용하여, 차세대 양자내성암호인 Crystals-Kyber를 하드웨어 가속기로 설계하여 FPGA에 구현하였으며, 성능 분석결과 우수성을 제시한다. Crystals-Kyber 알고리즘을 Vitis HLS 에서 제공하는 여러 Directive 를 활용해서 최적화 설계를 진행하고, AXI Interface 를 구성하여 FPGA-기반 양자내성암호 하드웨어 가속기를 설계하였다. Vivado 툴을 이용해서 IP Block Design 를수행하고 ZYNQ ZCU106 FPGA 에 구현하였다. 최종적으로 PYNQ 프레임워크에서 Python 코드로 동영상 촬영 및 H.264 압축을 진행한 후, FPGA 에 구현한 Crystals-Kyber 하드웨어 가속기를 사용해서 동영상 암호화 및 복호화 처리를 가속화하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.670-673
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• 2008

C 프로그램을 사용하여 증명된 최적화된 알고리즘과 수식은 검증을 위해 Verilog와 같은 hardware description language를 통하여 다시 한번 분석하여 하드웨어 구현에 적합하도록 수정하여 최적화하여야 한다. 그 이유는 C 언어의 sequential한 특성이 하드웨어를 직접 구현 하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 IP는 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera Excalibur FPGA에 매핑되어 실제 칩 프로토타입 IP로 구현한다. 구현된 유한체 연산 IP들은 실제적인 암호 시스템으로 구현되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.407-409
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• 2015

가우시안 혼합 모델(GMM)과 배경 차분 기법을 이용한 이동 객체 검출(MOD) 알고리듬을 하드웨어로 구현하였다. 구현된 MOD 프로세서는 EGML(Effective Gaussian Mixture Learning)을 기반으로 배경을 생성하고 업데이트하며, EGML 계산 일부의 근사화를 통해 하드웨어 복잡도를 줄였고, 파이프라이닝 기법을 통해 동작속도를 개선하였다. 또한 가우시안 파라미터들을 가변시킬 수 있도록 함으로써 다양한 조건에서 이동 객체 검출 성능이 향상되도록 구현하였다. 설계된 회로는 FPGA-in-the-loop방식으로 하드웨어 동작을 검증하였으며, XC5VSX95T FPGA 디바이스에서 최대 109 MHz의 클록 주파수로 동작 가능한 것으로 평가되었다.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.350-353
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• 2013

본 논문에서는 TOF(Time-Of-Flight) 센서에 의해 얻어진 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 제안한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 Arctangent 연산을 수행하며, 처리량과 속도를 늘리기 위해 redundant binary 수체계와 pipelined 구조를 적용하였다. 제안된 알고리듬은 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터 복원 동작을 검증하였으며, 469 MHz의 클록 주파수로 동작하여 7.5 Gbps의 성능을 갖는 것으로 평가되었다.