• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.205-207
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• 2003

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED와 UART를 통합하여 최저가의 FPGA로 구현하는 방법을 제안한다. 논문[11베서 구현한 면적 요구량이 최소로 구현된 SEED암호화 모듈의 유용성을 실제 내장형 시스템에 적응하여 그 실효성을 보여주는 것이 본 논문의 목적이다. 우리가 구현한 회로는 SEED 를 통해 암호화를 한 후 UART를 이용하여 외부와의 통신할 수도 있고, SEED를 건너뛰고 UART 단독만 이웅하여 외부와 통신을 할 수도 있다. 또한, SEED 자체를 coprocessor로 이용하여 암호화/복호화 가능만 사용할 수도 있도록 설계하였다. 구현 결과, 10만 게이트를 갖는 Xilinx사의 Spartan-ll 계열의 xc2s100시리 즈 칩을 사용하였을 때, SEED와 UART와 주변 논리 회로를 합하여 84% 이하의 면적을 차지 하였고, 최대 41.3Mhz클럭에서 동작하였으며, SEED의 암호화 처리 Througput은 54.SSMbps로서 UART를 이용하여 통신하는데 전혀 문제가 없었다.

• Proceedings of the KIEE Conference
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• 1996.07b
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• pp.1286-1288
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• 1996

An add/drop control chip for SDH transmission system has been designed in AT&T 0.5um CMOS ORCA FPGA. This device plays an important role in achieving self-healing ring operation which protects against failure. After this device receives each 24-ch AU-3 signals from the west, east, and add parts, it outputs each 24-ch switched signals through the control data of system control port. This device consists of eight sub-part such west/east transmitting part, west/east receiving part, add/drop control part, AIS control part, and CPU interface part. The designed device is capable to ring networks as well as linear networks.

• Proceedings of the KIEE Conference
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• 2006.07c
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• pp.1681-1682
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• 2006

태양전지는 일사량에 따라 그 출력특성이 변화하기 때문에 태양전지로 부터 최대출력을 얻기 위해서는 컨버터에 의한 최대 전력점 추종 제어가 필요하다. 본 연구에서는 태양광 발전시스템의 최대전력추종을 위해 퍼지 이론을 도입한 퍼지제어기를 설계하였다. 그리고 퍼지제어기의 디지털 설계를 위해 태양광 발전시스템의 각 부분을 구성하고, 마이크로프로세서와 FPGA의 두가지 방식으로 제어기를 구현하였다. 또한 구현된 두 가지 방식의 퍼지제어기에 대해 실험을 통하여 비교분석 하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2006.05a
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• pp.127-130
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• 2006

EPON의 상향 전송 방식에서는 다수의 ONU가 OLT로부터 공유된 채널에 대한 권한을 할당받아 데이터를 전송하게 되므로 EPON에서는 각각의 ONU들에게 공유된 대역폭을 공평하고 효율적으로 할당하기 위한 DBA 알고리즘이 필수적이다. 우리는 본 논문에 앞서 기존의 DBA알고리즘들의 문제점을 보안하여 Request-Counter Dynamic Bandwidth Assignment 알고리즘을 새롭게 제안하여 성능평가 및 비교 분석을 하였다. 본 논문에서는 제안된 RC-DBA 알고리즘을 적용하여 OLT의 MAC 스케줄러를 설계하고 Corebell 사의 LDS2000 FPCA ver.1.0 보드에 구현하였다. 또한 이를 검증하기 위해서 임베디드 리눅스 기반의 검증 시스템을 개발하였다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2019.07a
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• pp.97-98
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• 2019

본 논문에서는 대용량의 방송 콘텐츠를 전송하기 위해 다수개의 채널을 결합하여 안정적이고 고속으로 전송하기 위한 방송콘텐츠를 전송하기 위한 테스트베드를 제안한다. 제안하는 테스트베드의 첫 번째 목적은 하나의 방송채널 용량을 초과하는 대용량 방송 콘텐츠를 다수개의 채널을 결합하여 전송하기 위한 것이며, 두 번째 목적은 다채널로 입력된 데이터를 다양한 방법의 병렬 알고리즘을 적용하여 FPGA에 적용한 후 그 결과를 테스트하기 위한 것이다. 이를 위하여 제안하는 테스트베드는 다채널을 위한 입력 보드와 전반적인 제어를 위한 CPU 보드, 병렬 알고리즘 등을 테스트하기 위한 FPGA 보드, 그리고 3개의 보드들을 연결하기 위한 베이스 보드로 구성되었다. 제안하는 테스트베드 환경에서 다채널 대용량의 데이터를 병렬처리 할 수 있는 병렬 알고리즘들을 지속적으로 개발하고 테스트하여 다채널 대용량의 실시간 처리가 가능한 영상처리 시스템을 개발하는 것이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2021.10a
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• pp.229-231
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• 2021

In this paper, we describe a hardware design of the SIMECK block cipher algorithm that can be implemented in lightweight hardware with appropriate security strength. To achieve fast encryption and decryption operations, it was designed using two-step method that reduces the number of operation rounds. The designed SIMECK cryptographic core was implemented in Arty S7-50 FPGA device and its hardware operation was verified with a GUI using Python.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.48 no.8
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• pp.42-50
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• 2011

Recently, research activities on the future internet are being actively performed in foreign and domestic. In domestic, ETRI and 4 universities are focused on implementation of a testbed for research on the future internet named as 'FiRST(Future Internet Research for Sustainable Testbed)'. In the 'FiRST' project, 4 universities are performing a project in collaboration named as 'FiRST@PC' project that is for an implementation of the testbed using the programmable platform-based openflow switches. Currently, the research on the virtualization of the testbed is being performed that has a purpose for supporting an isolated network to individual researcher. In this paper, we implemented a traffic scheduler for providing QoS by using the programmable platform that performs a hardware-based packet processing and we are implemented a testbed using that traffic scheduler. We perform a performance evaluation of the traffic scheduler on the testbed. As a result, we show that the hardware-based NetFPGA scheduler can provide reliable and stable QoS to virtualized networks of the Future Internet Testbed.

• Journal of IKEEE
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• v.8 no.1 s.14
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• pp.128-135
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• 2004

This paper proposes a phase measurement algorithm which is based on the recursive implementation of sliding-DFT. The algorithm is designed to have a robust behavior against the erroneous factors of frequency drift, additive noise, and twiddle factor approximation. The size of phase error caused by the finite wordlength implementation of DFT twiddle factors is shown significantly lower than that of magnitude error. The drastic reduction of the phase error is achieved by the exploitation of the quadruplet symmetry characteristics of the approximated twiddle factors in the complex plane. Four channel power-line phase measurement system is also designed and implemented based on the time-multiplexed sharing architecture of the proposed algorithm. The operation of the developed system is also verified by the experiment performed under the test environment implemented with the multi-channel function generator and the on-line interfaced host processor system. The proposed algorithm's features of phase measurement accuracy and its robustness against the finite wordlength effects can provide a significant impact especially for the ASIC or microprocessor based embedded system applications where the enhanced processing speed and implementation simplicity are crucial design considerations.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.47 no.2
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• pp.33-44
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• 2010

This paper propose the structure of real-time face detection hardware architecture for robot vision processing applications. The proposed architecture is robust against illumination changes and operates at no less than 60 frames per second. It uses Modified Census Transform to obtain face characteristics robust against illumination changes. And the AdaBoost algorithm is adopted to learn and generate the characteristics of the face data, and finally detected the face using this data. This paper describes the face detection hardware structure composed of Memory Interface, Image Scaler, MCT Generator, Candidate Detector, Confidence Comparator, Position Resizer, Data Grouper, and Detected Result Display, and verification Result of Hardware Implementation with using Virtex5 LX330 FPGA of Xilinx. Verification result with using the images from a camera showed that maximum 32 faces per one frame can be detected at the speed of maximum 149 frame per second.

• Journal of IKEEE
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• v.24 no.3
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• pp.797-802
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• 2020

In this paper, we presents the design and implementation results of the FFT processor, which supports 4096 points of operation with less memory by sharing several memory used in the base-4 systolic array FFT processor into one memory. Sharing memory provides the advantage of reducing the area, and also simplifies the flow of data as I/O of the data progresses in one memory. The presented FFT processor was implemented and verified on the FPGA device. The implementation resulted in 51,855 CLB LUTs, 29,712 CLB registers, 8 block RAM tiles and 450 DSPs, and confirmed that the memory area could be reduced by 65% compared to the existing base-4 systolic array structure.